論理関数の畳み込み機構を導入した省面積FPGAの実現と評価

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概要

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• 論理関数の畳み込み機構を導入した新しい省面積FPGAの構造とその実現手法を提案し,LSI実現での面積および遅延の評価を示す.配線構造としては,広く用いられているislandスタイルに基づいている.複数のベンチマーク回路での評価により,通常の4-1 LUTと比較して,最大で32.4%,平均でも12%の面積削減が可能であることがわかった.

• 社団法人電子情報通信学会の論文
• 2003-01-21

著者

• 木村 晋二

  早稲田大学

• 中西 正樹

  奈良先端科学技術大学院大学情報科学研究科

• 堀山 貴史

  京都大学大学院情報学研究科

• 堀山 貴史

  埼玉大学情報システム工学科

• 渡邊 勝正

  奈良先端科学技術大学院大学

• 堀山 貴史

  京都大学情報学研究科

• 渡邊 勝正

  奈良先端科学技術大学院大学情報科学研究科

• 渡邉 勝正

  奈良先端科学技術大学院大学

• 木村 晋二

  早稲田大学大学院情報生産システム研究科

• 梶原 裕嗣

  奈良先端科学技術大学院大学 情報科学研究科

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