FPGAを対象とした部分積加算回路の合成について(プロセッサ,システムLSIの応用と要素技術,プロセッサ,DSP,画像処理技術及び一般)
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概要
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本稿では、FPGAを対象として、並列乗算器の部分積加算回路を、一般化したカウンタを用いて合成する手法について述べる。ライブラリセルを用いて実現する場合、カウンタの規模が大きくなると、その面積や遅延の特性も大きくなり、大規模カウンタを用いる効果は単純には判断できない。しかし、k入力のLUTから構成されるFPGAを対象とした場合、カウンタの入力がk以下であれば、同じコストで実現できるため、適切なカウンタを組み合わせて部分回路を構成することによって高速化、小面積化が期待できる。提案手法は、Dadda Treeの概念を一般化したカウンタに適用したもので、実験結果により、既存手法より10%程度面積が削減できることが確認された。
- 2008-09-29
著者
-
木村 晋二
早稲田大学
-
松永 裕介
九州大学大学院システム情報科学研究院
-
松永 多苗子
早稲田大学大学院情報生産システム研究科
-
木村 晋二
早稲田大学大学院情報生産システム研究科
-
松永 多苗子
早稲田大学it研究機構
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