Prefix graphにおける遅延時間の見積もり手法について(VLSIの設計/検証/テスト及び一般(デザインガイア))
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概要
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Prefix graphは、高速な加算器として知られているparallel prefix adderの構成を表現したもので、parallel prefix adderの特徴を比較するのに用いられる。本稿では、効果的なparallel prefix adder合成手法を探るための実験、および、結果の解析・考察を行う。まず、prefix graph上で定義した評価指標に基づいて加算器の概略構造を決め、それを出発点として論理合成をおこなうフローを仮定した上で、prefix graph上での評価指標と、実際に合成後に得られた回路の遅延時間の相関関係を評価した。その結果、高速化のためには論理合成における強力な最適化が有効であるが、その結果prefix graph上の指標との相関関係が非常に低くなることがわかった。相関が低くなる原因や、より効果的な合成を行なうためのフローについて考察する。
- 社団法人電子情報通信学会の論文
- 2005-11-24
著者
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