信号線間の含意関係に着目したフォールスパス検出手法(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
スポンサーリンク
概要
- 論文の詳細を見る
含意関係などの信号線間の関係に着目して大規模な組み合わせ回路からフォールスパスを効率的に抽出する方法を提案する。本手法は、信号線間の関係から導かれたあり得ない値割り当てが間接的にフォールスパスの集合を表現するという考えに基づいて、パスの数え上げを行わずに、かつ遅延独立に、フォールスパスの検出を行う。
- 社団法人電子情報通信学会の論文
- 2003-11-21
著者
-
樋口 博之
(株)富士通研究所cad研究部
-
樋口 博之
(株)富士通研究所
-
松永 裕介
九州大学大学院システム情報科学研究院
-
樋口 博之
(株)富士通研究所cad研究部:九州大学大学院システム情報科学府情報工学専攻
関連論文
- 部分一括描画装置の処理能力向上のための描画面積最適化(計算機システム化技術,システムLSI設計とその技術)
- マルチプレクサの削減を目的としたバインディング改善手法(合成及び演算器最適化,システム設計及び一般)
- マルチプレクサの削減を目的としたバインディング改善手法(システム設計及び一般)
- DAGカバリング問題の下限とそれを用いた厳密アルゴリズムについて(システム設計及び一般)
- DAGカバリング問題の下限とそれを用いた厳密アルゴリズムについて(検証/最適化,システム設計及び一般)
- FPGA向けテクノロジ・マッピングにおける深さ最小ネットワーク生成のための効率的なカット列挙手法(FPGA実装設計,FPGA応用及び一般)
- 順序回路のタイミング例外パス検出のための実用的方法(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
- 順序回路のタイミング例外パス検出のための実用的方法(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 信号線間の含意関係に着目したフォールスパス検出手法(VLSIの設計/検証/テスト及び一般論理合成及び高位合成)
- 信号線間の含意関係に着目したフォールスパス検出手法(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 信号線間の含意関係に着目したフォールスパス検出手法
- 多相クロックを考慮したマルチサイクルパス解析
- 大規模順序回路に対するマルチサイクルパス解析手法
- 状態変数の動的削除を用いた状態数え上げの効率化
- 等価状態の部分的抽出による大規模順序回路の簡単化
- 不完全指定有限状態機械に対する高速な状態数簡単化アルゴリズム
- LSI電源設計検証のための順序回路の最大動作率解析(デザインガアイ2006-VLSI設計の新しい大地を考える研究会)
- LSI電源設計検証のための順序回路の最大動作率解析(高速化/低消費電力化I,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- システムLSI設計のためのタイミング設計CADツール (特集:システムLSI) -- (設計手法)
- 順序回路の状態探索向けBDDの動的変数順序づけ手法
- 遅延最適化のためのファンアウト調整アルゴリズム
- LUT型FPGAを対象とした消費電力および遅延の見積もり手法について(デザインガアイ2006-VLSI設計の新しい大地を考える研究会)
- LUT型FPGAを対象とした消費電力および遅延の見積もり手法について(高速化/低消費電力化II,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- セルベース設計に適したSER評価の為のパルス発生確率解析手法(ディペンダブルコンピュータシステムとセキュリティ技術及び一般)
- 消費電力を考慮したprefix graph合成手法について(システム設計及び一般)
- 消費電力を考慮したprefix graph合成手法について(算術演算回路,システム設計及び一般)
- キャリーチェインを用いたマルチオペランド加算器のFPGA向け低電力合成手法
- AI-1-6 ディペンダブルVLSI設計技術への挑戦(AI-1.デイベンダブルVLSIに向けて,依頼シンポジウム,ソサイエティ企画)
- ソフトエラーに起因するパルスのラッチ確率のモデル化(ディペンダブル設計,物理設計及び一般)
- 順序回路のソフトエラー耐性評価手法の状態数削減による高速化(システム設計・高位論理設計,システムオンシリコンを支える設計技術)
- 算術演算器を含む回路に対する高速なソフトエラー率評価手法(ディペンダブルコンピュータシステムとセキュリティ技術及び一般)
- 算術演算器を含む回路に対する高速なソフトエラー率評価手法(ディペンダブルコンピュータシステムとセキュリティ技術及び一般)
- キャラクタプロジェクション法のためのセルライブラリ開発手法(プロセッサ, DSP, 画像処理技術及び一般)
- キャラクタプロジェクション法のためのセルライブラリ開発手法(プロセッサ, DSP, 画像処理技術及び一般)
- キャラクタプロジェクション法のためのセルライブラリ開発手法(プロセッサ, DSP, 画像処理技術及び一般)
- キャラクタプロジェクション法のためのセルライブラリ開発手法(プロセッサ, DSP, 画像処理技術及び一般)
- 順序回路のソフトエラー耐性評価における高精度な近似評価手法(ディペンダブル設計,システム設計及び一般)
- 有限状態機械の分割に基づく定常状態確率の近似計算手法(ディペンダブル設計,システム設計及び一般)
- 順序回路のソフトエラー耐性評価における近似手法の計算精度および実行時間の評価(ディペンダブル設計,デザインガイア2009-VLSI設計の新しい大地)
- 順序回路のソフトエラー耐性評価における近似手法の計算精度および実行時間の評価(ディペンダブル設計,デザインガイア2009-VLSI設計の新しい大地-)
- SER評価のための論理回路におけるパルスの伝搬解析(ディペンダブルコンピュータシステムとセキュリティ技術及び一般)
- セルベース設計に適したSER評価の為のパルス発生確率解析手法(ディペンダブルコンピュータシステムとセキュリティ技術及び一般)
- SER評価のための論理回路におけるパルスの伝搬解析(ディペンダブルコンピュータシステムとセキュリティ技術及び一般)
- テスト生成における間接含意の効率的な生成方法(テスト,システム設計及び一般)
- テスト生成における間接含意の効率的な生成方法(テスト,システム設計及び一般)
- プログラマブルコントローラ向けプロセッサ・アーキテクチャの評価(専用システム)
- プログラマブルコントローラ向けアーキテクチャの検討と評価
- プログラマブルコントローラ向けアーキテクテャの検討と評価(プロセッサ)
- FPGAを対象とした部分積加算回路の合成について(プロセッサ,システムLSIの応用と要素技術,プロセッサ,DSP,画像処理技術及び一般)
- FPGAを対象とした部分積加算回路の合成について(プロセッサ,システムLSIの応用と要素技術,プロセッサ,DSP,画像処理技術及び一般)
- FPGAを対象とした部分積加算回路の合成について(プロセッサ,システムLSIの応用と要素技術,プロセッサ,DSP,画像処理技術及び一般)
- キャリーチェインを用いたマルチオペランド加算器のFPGA向け低電力合成手法 (リコンフィギャラブルシステム)
- キャリーチェインを用いたマルチオペランド加算器のFPGA向け低電力合成手法 (コンピュータシステム)
- キャリーチェインを用いたマルチオペランド加算器のFPGA向け低電力合成手法 (VLSI設計技術)
- イニシエーション・インターバルとアロケーションの制約下における総面積最小を目的としたパイプライン・スケジューリング手法(高位・論理合成,システムオンシリコンを支える設計技術)
- スイッチング確率を考慮したprefix graph合成手法の改良について(合成及び演算器最適化,システム設計及び一般)
- スイッチング確率を考慮したprefix graph合成手法の改良について(システム設計及び一般)
- Lingのキャリー計算に基づくparallel prefix adder合成について(論理・レイアウト最適化,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- Lingのキャリー計算に基づくparallel prefix adder合成について(論理・レイアウト最適化,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- Lingのキャリー計算に基づくparallel prefix adder合成について(論理・レイアウト最適化,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- LSI電源設計検証のための順序回路の最大動作率解析(高速化/低消費電力化I,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- フレックスマージ : LUT数削減を目的としたLUT型FPGA向け論理最適化手法(論理設計,デザインガイア2009-VLSI設計の新しい大地)
- フレックスマージ:LUT数削減を目的としたLUT型FPGA向け論理最適化手法(論理設計,デザインガイア2009-VLSI設計の新しい大地-)
- A-35 論理回路の最大遅延分布の下限を与える正規分布(最適化,A.アルゴリズム・基礎)
- 順序回路の状態探索向けBDDの動的変数順序づけ手法
- 順序回路の状態探索向けBDDの動的変数順序づけ手法
- AT-1-6 ソフトエラー耐性を考慮したEDA技術(AT-1.集積回路におけるソフトエラー-測定法,回路技術,EDA-,チュートリアルセッション,ソサイエティ企画)
- 順序回路のソフトエラー率解析手法の非明示的列挙による高速化について(システム・論理設計技術,物理設計及び一般)
- 順序回路のタイミング例外パス検出のための実用的方法(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 順序回路のタイミング例外パス検出のための実用的方法(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 信号線間の含意関係に着目したフォールスパス検出手法(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 信号線間の含意関係に着目したフォールスパス検出手法(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 多相クロックを考慮したマルチサイクルパス解析
- 大規模順序回路に対するマルチサイクルパス解析手法
- 不完全指定有限状態機械に対する高速な状態数簡単化アルゴリズム
- キャラクタプロジェクション法における描画面積の最適化による描画時間の削減(組込技術とネットワークに関するワークショップETNET2006)
- キャラクタプロジェクション法における描画面積の最適化による描画時間の削減(組込技術とネットワークに関するワークショップETNET2006)
- キャラクタプロジェクション法における描画面積の最適化による描画時間の削減(組込技術とネットワークに関するワークショップETNET2006)
- Parallel prefix adder合成を用いた乗算器の最適化手法について (第20回 回路とシステム軽井沢ワークショップ論文集) -- (演算器設計)
- FPGA向けテクノロジ・マッピングにおける深さ最小ネットワーク生成のための効率的なカット列挙手法(FPGA実装設計,FPGA応用及び一般)
- FPGA向けテクノロジ・マッピングにおける深さ最小ネットワーク生成のための効率的なカット列挙手法(FPGA実装設計,FPGA応用及び一般)
- FPGA向けテクノロジ・マッピングにおける深さ最小ネットワーク生成のための効率的なカット列挙手法(FPGA実装設計,FPGA応用及び一般)
- LUT型FPGA向けテクノロジ・マッピングにおける深さ制約下のLUT数削減手法(FPGA/設計事例,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- LUT型FPGA向けテクノロジ・マッピングにおける深さ制約下のLUT数削減手法(FPGA/設計事例,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- LUT型FPGA向けテクノロジ・マッピングにおける深さ制約下のLUT数削減手法(FPGA/設計事例,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- LUT段数最小かつ個数極小なLUT型FPGA向けテクノロジ・マッピング(デザインガアイ2006-VLSI設計の新しい大地を考える研究会)
- LUT段数最小かつ個数極小なLUT型FPGA向けテクノロジ・マッピング(論理・回路設計,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- LUT段数最小かつ個数極小なLUT型FPGA向けテクノロジ・マッピング(論理・回路設計,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- LUT型FPGAを対象とした消費電力および遅延の見積もり手法について(高速化/低消費電力化II,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- 一般化並列カウンタを用いたマルチオペランド加算器合成問題のILPによる定式化 (VLSI設計技術)
- 最大の可観測性ドントケア集合の抽出におけるCODCを用いた近似手法(VLSI設計技術,FPGA応用及び一般)
- 最大の可観測性ドントケア集合の抽出におけるCODCを用いた近似手法(VLSI設計技術,FPGA応用及び一般)
- 最大の可観測性ドントケア集合の抽出におけるCODCを用いた近似手法(VLSI設計技術,FPGA応用及び一般)
- 組み合わせ回路のソフトエラー耐性評価における近似手法の統計科学的な精度評価 (VLSI設計技術)
- Prefix graphにおける遅延時間の見積もり手法について(VLSIの設計/検証/テスト及び一般(デザインガイア))
- Prefix graphにおける遅延時間の見積もり手法について(VLSIの設計/検証/テスト及び一般(デザインガイア))
- Prefix graphにおける遅延時間の見積もり手法について(VLSIの設計/検証/テスト及び一般(デザインガイア))
- Prefix graphにおける遅延時間の見積もり手法について(VLSIの設計/検証/テスト及び一般(デザインガイア))
- コンテクストを考慮したparallel prefix adder合成手法(システムLSI設計及び一般)
- Sign Definite Condition 専用 Quantifier Elimination における論理式の簡単化 (数式処理 : その研究と目指すもの)