樋口 博之 | (株)富士通研究所cad研究部
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概要
関連著者
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樋口 博之
(株)富士通研究所cad研究部
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樋口 博之
(株)富士通研究所
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松永 裕介
九州大学大学院システム情報科学研究院
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松永 裕介
(株)富士通研究所 CAD 研究部
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松永 裕介
(株)富士通研究所
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金澤 裕治
(株)富士通研究所
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(株)富士通研究所
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伊藤 則之
富士通(株)
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University of Colorado at Boulder
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金澤 裕治
株式会社富士通研究所itコア研究所cad研究部
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金澤 裕治
富士通研究所
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樋口 博之
(株)富士通研究所cad研究部:九州大学大学院システム情報科学府情報工学専攻
著作論文
- 順序回路のタイミング例外パス検出のための実用的方法(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
- 順序回路のタイミング例外パス検出のための実用的方法(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 信号線間の含意関係に着目したフォールスパス検出手法(VLSIの設計/検証/テスト及び一般論理合成及び高位合成)
- 信号線間の含意関係に着目したフォールスパス検出手法(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 信号線間の含意関係に着目したフォールスパス検出手法
- 多相クロックを考慮したマルチサイクルパス解析
- 大規模順序回路に対するマルチサイクルパス解析手法
- 状態変数の動的削除を用いた状態数え上げの効率化
- 等価状態の部分的抽出による大規模順序回路の簡単化
- 不完全指定有限状態機械に対する高速な状態数簡単化アルゴリズム
- LSI電源設計検証のための順序回路の最大動作率解析(デザインガアイ2006-VLSI設計の新しい大地を考える研究会)
- LSI電源設計検証のための順序回路の最大動作率解析(高速化/低消費電力化I,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- 順序回路の状態探索向けBDDの動的変数順序づけ手法
- LSI電源設計検証のための順序回路の最大動作率解析(高速化/低消費電力化I,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- 順序回路の状態探索向けBDDの動的変数順序づけ手法
- 順序回路の状態探索向けBDDの動的変数順序づけ手法
- 順序回路のタイミング例外パス検出のための実用的方法(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 順序回路のタイミング例外パス検出のための実用的方法(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 信号線間の含意関係に着目したフォールスパス検出手法(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 信号線間の含意関係に着目したフォールスパス検出手法(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 多相クロックを考慮したマルチサイクルパス解析
- 大規模順序回路に対するマルチサイクルパス解析手法
- 不完全指定有限状態機械に対する高速な状態数簡単化アルゴリズム