FPGA向け動作合成におけるメモリバインディングとスケジューリングアルゴリズムについて(ICCAD報告と動作合成,FPGA応用及び一般)
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概要
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FPGA (Field Programmable Gate Array)ではメモリのサイズや数、ポート数が決まっている。そのためFPGA向け動作合成では複数の配列を同じメモリへバインディングしなければいけない場合がある。同じメモリへバインディングされた複数の配列に対する配列アクセス(参照や書き込み)は、メモリのポート数を超えて同じステップにスケジューリングする事ができない。そのためメモリバインディング次第で配列アクセスの並列度が変化する。配列アクセスが頻繁に起こるアプリケーションの合成では、演算の並列度が高くても配列アクセスの並列度が低いと最大ステップ数が多くなってしまう。本論文ではメモリサイズ、メモリ数、メモリのポート数制約下で配列アクセスの並列度を高めるようにメモリバインディングとスケジューリングを行なうヒューリスティックスを提案する。目的は各DFG (Data Flow Graph)の最大ステップ数の総和を最小化する事である。既存手法として、Simulated Annealing(以下、SA)を用いた手法が提案されている。SAを用いた手法の問題点として解を出すまでに時間がかかる事が挙げられる。提案手法とSAを用いた手法を比較した実験では、多くの場合ほぼ同じステップ数となる解を見つける事ができている。総ステップ数の悪化は最悪な場合で20%程度である。また最高で約2000倍、平均で約1500倍、高速に解を出す事ができている。
- 社団法人電子情報通信学会の論文
- 2008-01-10
著者
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