順序回路における一時故障を対象とした故障シミュレーションのヒューリスティックの評価について (信号処理)

スポンサーリンク

概要

• 論文の詳細を見る
• 2012-07-02

著者

• 吉村 正義

  九州大学大学院システム情報科学研究院

• 高田 大河

  九州大学大学院システム情報科学研究院

関連論文

• FPGA向けテクノロジ・マッピングにおける深さ最小ネットワーク生成のための効率的なカット列挙手法(FPGA実装設計,FPGA応用及び一般)
• セルベース設計に適したSER評価の為のパルス発生確率解析手法(ディペンダブルコンピュータシステムとセキュリティ技術及び一般)
• マルチサイクルキャプチャ遷移故障テスト生成を用いたテスト不可能故障の原因解析(テスト生成,VLSI設計とテスト及び一般)
• 遷移故障テスト圧縮指向制御ポイント挿入法(遅延故障テスト,VLSI設計とテスト及び一般)
• RSA暗号回路の安全なテスト容易化設計(テストII,デザインガイア2009-VLSI設計の新しい大地-)
• ランダムパターンレジスタント故障検出用ドントケア抽出を用いたBASTアーキテクチャにおけるテストパターンマッチング法(設計/テスト/検証)
• AI-1-6 ディペンダブルVLSI設計技術への挑戦(AI-1.デイベンダブルVLSIに向けて,依頼シンポジウム,ソサイエティ企画)
• RSA暗号回路の安全なテスト容易化設計(テストII,デザインガイア2009-VLSI設計の新しい大地)
• ソフトエラーに起因するパルスのラッチ確率のモデル化(ディペンダブル設計,物理設計及び一般)
• 順序回路のソフトエラー耐性評価手法の状態数削減による高速化(システム設計・高位論理設計,システムオンシリコンを支える設計技術)
• スキャンべース攻撃とその防御法に対する定量的なセキュリティ評価(ディペンダブル設計,デザインガイア2009-VLSI設計の新しい大地)
• スキャンベース攻撃とその防御法に対する定量的なセキュリティ評価(ディペンダブル設計,デザインガイア2009-VLSI設計の新しい大地-)
• 算術演算器を含む回路に対する高速なソフトエラー率評価手法(ディペンダブルコンピュータシステムとセキュリティ技術及び一般)
• 算術演算器を含む回路に対する高速なソフトエラー率評価手法(ディペンダブルコンピュータシステムとセキュリティ技術及び一般)
• キャラクタプロジェクション法のためのセルライブラリ開発手法(プロセッサ, DSP, 画像処理技術及び一般)
• キャラクタプロジェクション法のためのセルライブラリ開発手法(プロセッサ, DSP, 画像処理技術及び一般)
• キャラクタプロジェクション法のためのセルライブラリ開発手法(プロセッサ, DSP, 画像処理技術及び一般)
• キャラクタプロジェクション法のためのセルライブラリ開発手法(プロセッサ, DSP, 画像処理技術及び一般)
• 順序回路のソフトエラー耐性評価における高精度な近似評価手法(ディペンダブル設計,システム設計及び一般)
• 有限状態機械の分割に基づく定常状態確率の近似計算手法(ディペンダブル設計,システム設計及び一般)
• テスト圧縮指向ドントケア抽出法(テストII,デザインガイア2009-VLSI設計の新しい大地)
• 順序回路のソフトエラー耐性評価における近似手法の計算精度および実行時間の評価(ディペンダブル設計,デザインガイア2009-VLSI設計の新しい大地)
• テスト圧縮指向ドントケア抽出法(テストII,デザインガイア2009-VLSI設計の新しい大地-)
• 順序回路のソフトエラー耐性評価における近似手法の計算精度および実行時間の評価(ディペンダブル設計,デザインガイア2009-VLSI設計の新しい大地-)
• テスト不可能故障の検出数の削減のためのスキャンテスト生成法(システムレベル設計,システム設計及び一般)
• SER評価のための論理回路におけるパルスの伝搬解析(ディペンダブルコンピュータシステムとセキュリティ技術及び一般)
• セルベース設計に適したSER評価の為のパルス発生確率解析手法(ディペンダブルコンピュータシステムとセキュリティ技術及び一般)
• SER評価のための論理回路におけるパルスの伝搬解析(ディペンダブルコンピュータシステムとセキュリティ技術及び一般)
• スキャンテストにおけるテスト不可能故障の検出を削減するためのテスト生成法(テスト生成,VLSI設計とテスト及び一般)
• SATを用いたATPG困難故障に対する冗長故障判定の高速化(テスト生成,VLSI設計とテスト及び一般)
• 検出容易故障に着目したドントケア数増加手法 : BASTアーキテクチャへの適用(スキャンテスト・テスト容易化高位合成,VLSI設計とテスト及び一般)
• スキャンパス攻撃を考慮した暗号LSIのテスタビリティ評価(フォールトセキュア・セキュリティ・2線2相回路のテスト,VLSI設計とテスト及び一般)
• マルチサイクルキャプチャテストを用いたフルスキャン設計回路の縮退故障テスト生成(スキャンテスト,VLSI設計とテスト及び一般)
• テスト生成における間接含意の効率的な生成方法(テスト,システム設計及び一般)
• テスト生成における間接含意の効率的な生成方法(テスト,システム設計及び一般)
• キャプチャ時消費電力指向テスト生成における検出疑似外部出力決定法(テスト設計1,デザインガイア2010-VLSI設計の新しい大地-)
• キャプチャ時消費電力指向テスト生成における検出疑似外部出力決定法(テスト設計1,デザインガイア2010-VLSI設計の新しい大地-)
• フレックスマージ : LUT数削減を目的としたLUT型FPGA向け論理最適化手法(論理設計,デザインガイア2009-VLSI設計の新しい大地)
• フレックスマージ:LUT数削減を目的としたLUT型FPGA向け論理最適化手法(論理設計,デザインガイア2009-VLSI設計の新しい大地-)
• キャラクタプロジェクション法における描画面積の最適化による描画時間の削減(組込技術とネットワークに関するワークショップETNET2006)
• キャラクタプロジェクション法における描画面積の最適化による描画時間の削減(組込技術とネットワークに関するワークショップETNET2006)
• キャラクタプロジェクション法における描画面積の最適化による描画時間の削減(組込技術とネットワークに関するワークショップETNET2006)
• FPGA向けテクノロジ・マッピングにおける深さ最小ネットワーク生成のための効率的なカット列挙手法(FPGA実装設計,FPGA応用及び一般)
• FPGA向けテクノロジ・マッピングにおける深さ最小ネットワーク生成のための効率的なカット列挙手法(FPGA実装設計,FPGA応用及び一般)
• FPGA向けテクノロジ・マッピングにおける深さ最小ネットワーク生成のための効率的なカット列挙手法(FPGA実装設計,FPGA応用及び一般)
• LUT型FPGA向けテクノロジ・マッピングにおける深さ制約下のLUT数削減手法(FPGA/設計事例,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
• LUT型FPGA向けテクノロジ・マッピングにおける深さ制約下のLUT数削減手法(FPGA/設計事例,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
• LUT型FPGA向けテクノロジ・マッピングにおける深さ制約下のLUT数削減手法(FPGA/設計事例,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
• LUT段数最小かつ個数極小なLUT型FPGA向けテクノロジ・マッピング(デザインガアイ2006-VLSI設計の新しい大地を考える研究会)
• LUT段数最小かつ個数極小なLUT型FPGA向けテクノロジ・マッピング(論理・回路設計,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
• LUT段数最小かつ個数極小なLUT型FPGA向けテクノロジ・マッピング(論理・回路設計,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
• スキャンベース攻撃とその防御法に対する定量的なセキュリティ評価
• 最大の可観測性ドントケア集合の抽出におけるCODCを用いた近似手法(VLSI設計技術,FPGA応用及び一般)
• 最大の可観測性ドントケア集合の抽出におけるCODCを用いた近似手法(VLSI設計技術,FPGA応用及び一般)
• 最大の可観測性ドントケア集合の抽出におけるCODCを用いた近似手法(VLSI設計技術,FPGA応用及び一般)
• 機能的時間展開モデルを用いたデータパス回路のテスト生成法(テスト生成,VLSI設計とテスト及び一般)
• 製造ばらつきを考慮したフィールドテストのためのクリティカルパス解析(フィールドテスト・製造ばらつき,VLSI設計とテスト及び一般)
• キャプチャ時消費電力指向テスト生成における検出疑似外部出力決定法
• ケアビット分布制御ドントケア抽出 : キャプチャ消費電力削減への適用(設計/テスト/検証)
• VLSIの製造バラつきと経年劣化を考慮したアダプティブフィールドテストにおけるパス選択結果における一考察(設計/テスト/検証)
• 組み合わせ回路のソフトエラー耐性評価における近似手法の統計科学的な精度評価(信頼性/プロセッサ/高位設計,物理設計及び一般)
• 順序回路におけるソフトエラーの論理マスク効果の効率的な解析手法について (VLSI設計技術)
• 故障活性化率向上指向ドントケア割当て法の評価 (ディペンダブルコンピューティング)
• 順序回路における一時故障を対象とした故障シミュレーションのヒューリスティックの評価について (システム数理と応用)
• 順序回路における一時故障を対象とした故障シミュレーションのヒューリスティックの評価について (信号処理)
• 順序回路における一時故障を対象とした故障シミュレーションのヒューリスティックの評価について (VLSI設計技術)
• VLSIの製造バラつきと経年劣化を考慮したアダプティブフィールドテストにおけるパス選択法に関する考察(テスト設計2,デザインガイア2011-VLSI設計の新しい大地-)
• VLSIの製造バラつきと経年劣化を考慮したアダプティブフィールドテストにおけるパス選択法に関する考察(テスト設計2,デザインガイア2011-VLSI設計の新しい大地-)
• BASTにおけるテストデータ量を削減するためのスキャンチェインの接続法(テスト設計1,デザインガイア2011-VLSI設計の新しい大地-)
• BASTにおけるテストデータ量を削減するためのスキャンチェインの接続法(テスト設計1,デザインガイア2011-VLSI設計の新しい大地-)
• 順序回路における一時故障を対象とした故障シミュレーションのヒューリスティックの評価について (回路とシステム)
• AES暗号回路におけるトロイ設計の影響評価(回路設計・ハードウェアトロイ設計,VLSI設計とテスト及び一般)
• 制御ポイント挿入による遷移故障テストパターン削減法(テスト生成・レスト容易化設計,VLSI設計とテスト及び一般)
• 遷移故障テストパターンに基づいた故障活性化率向上指向ドントケア割当て法 (ディペンダブルコンピューティング)
• 制御ポイント挿入による遷移故障テストパターン削減法
• VLSIの製造バラつきと経年劣化を考慮したアダプティブフィールドテストにおけるパス選択法に関する考察
• VLSIの製造バラつきと経年劣化を考慮したアダプティブフィールドテストにおけるパス選択法に関する考察
• BASTにおけるテストデータ量を削減するためのスキャンチェインの接続法
• AES暗号回路におけるトロイ設計の影響評価
• BASTにおけるテストデータ量を削減するためのスキャンチェインの接続法
• 順序回路におけるソフトエラーの論理マスク効果の効率的な解析手法について(信頼性,システムオンシリコンを支える設計技術)
• 故障活性化率向上指向ドントケア割当て法の評価(設計/テスト/検証)
• 順序回路における一時故障を対象とした故障シミュレーションのヒューリスティックの評価について(システムと信号処理及び一般)
• 順序回路における一時故障を対象とした故障シミュレーションのヒューリスティックの評価について(システムと信号処理及び一般)
• テスト圧縮効率化のためのテスト生成に関する一考察(テスト,デザインガイア2012-VLSI設計の新しい大地-)
• テスト圧縮効率化のためのテスト生成に関する一考察(テスト,デザインガイア2012-VLSI設計の新しい大地-)
• 遷移故障テストパターンに基づいた故障活性化率向上指向ドントケア割当て法(テスト,デザインガイア2012-VLSI設計の新しい大地-)
• 順序回路における一時故障を対象とした故障シミュレーションのヒューリスティックの評価について(システムと信号処理及び一般)
• 遷移故障テストパターンに基づいた故障活性化率向上指向ドントケア割当て法(テスト,デザインガイア2012-VLSI設計の新しい大地-)
• 順序回路における一時故障を対象とした故障シミュレーションのヒューリスティックの評価について(システムと信号処理及び一般)
• AES暗号回路におけるトロイ回路設計の影響評価およびその一考察(セキュリティとテスト, VLSI設計とテスト及び一般)
• 縮退故障テスト集合と遷移故障テスト集合を用いた欠陥検出能力向上のためのドントケア割当て法(欠陥検出能力評価, VLSI設計とテスト及び一般)

もっと見る 閉じる

スポンサーリンク