機能的時間展開モデルを用いたデータパス回路のテスト生成法(テスト生成,VLSI設計とテスト及び一般)
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概要
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近年,より抽象度の高い動作記述を用いて大規模集積回路の設計が行われている.動作記述から動作合成を用いて生成されるレジスタ転送レべル回路はコントローラ部とデータパス部から構成されている.本論文では,レーテンシー,及びデータパスの制御信号線に対する入力系列や状態信号線に対する出力系列の機能情報をデータパスの時間展開モデルに制約として付加した機能的時間展開モデルを用いたデータパスのテスト生成法を提案するまたコントローラの動作を解析してデータパスの機能的時間展開モデルを生成する方法と,機能検証パターンからデータパスの機能的時間展開モデルを生成する方法を提案する.実際の回路に対して本手法を適用した結果,従来の時間展開モデルを用いた順序回路のテスト生成法と比較して,平均81.29倍高速に故障検出率を平均14.98%向上させることができた,
- 2011-02-07
著者
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