キャプチャ時消費電力指向テスト生成における検出疑似外部出力決定法(テスト設計1,デザインガイア2010-VLSI設計の新しい大地-)
スポンサーリンク
概要
- 論文の詳細を見る
実速度スキャンテストにおいて,キャプチャ時の遷移パターンの消費電力の増大は過度のIRドロップを引き起こし,結果として誤テストを誘発している.キャプチャ時の遷移パターンの消費電力がある指定された閾値を超えるか否かで,テストパターン集合は,キャプチャセーフテストパターン集合とキャプチャアンセーフテストパターン集合に分類される.キャプチャアンセーフテストパターン集合でしか検出できない故障集合をアンセーフ故障集合とし,それ以外の検出故障をセーフ故障とする.この過度なIRドロップのための誤テストを避けるためには,アンセーフ故障に対してキャプチャセーフなテストパターンを生成する必要がある.本論文では,アンセーフ故障に対して検出する疑似外部出力を指定してテスト生成を実行し,そのテストパターンの消費電力を解析する.またセーフテストパターン集合が検出したセーフ故障と検出疑似外部出力のペアの情報を解析に用いる.ITC'99ベンチマーク回路での実験結果から,キャプチャセーフパターンである擬似外部出力で検出されているセーフ故障が,解析用のテストパターンで同じ疑似外部出力でセーフ故障を検出しているとき,その解析用のテストパターン集合の90%が,キャプチャ時の遷移パターンの消費電力が閾値以下であることがわかった.
- 2010-11-22
著者
関連論文
- セルベース設計に適したSER評価の為のパルス発生確率解析手法(ディペンダブルコンピュータシステムとセキュリティ技術及び一般)
- マルチサイクルキャプチャ遷移故障テスト生成を用いたテスト不可能故障の原因解析(テスト生成,VLSI設計とテスト及び一般)
- 演算器順序深度削減指向テスト容易化バインディング法(高位レベルテスト・検証,VLSI設計とテスト及び一般)
- 遷移故障テスト圧縮指向制御ポイント挿入法(遅延故障テスト,VLSI設計とテスト及び一般)
- RSA暗号回路の安全なテスト容易化設計(テストII,デザインガイア2009-VLSI設計の新しい大地-)
- ランダムパターンレジスタント故障検出用ドントケア抽出を用いたBASTアーキテクチャにおけるテストパターンマッチング法(設計/テスト/検証)
- AI-1-6 ディペンダブルVLSI設計技術への挑戦(AI-1.デイベンダブルVLSIに向けて,依頼シンポジウム,ソサイエティ企画)
- テストパターンの静的圧縮における厳密解と貧欲解の比較(上流テスト・テスト圧縮,VLSI設計とテスト及び一般)
- RSA暗号回路の安全なテスト容易化設計(テストII,デザインガイア2009-VLSI設計の新しい大地)
- ソフトエラーに起因するパルスのラッチ確率のモデル化(ディペンダブル設計,物理設計及び一般)
- 順序回路のソフトエラー耐性評価手法の状態数削減による高速化(システム設計・高位論理設計,システムオンシリコンを支える設計技術)
- スキャンべース攻撃とその防御法に対する定量的なセキュリティ評価(ディペンダブル設計,デザインガイア2009-VLSI設計の新しい大地)
- スキャンベース攻撃とその防御法に対する定量的なセキュリティ評価(ディペンダブル設計,デザインガイア2009-VLSI設計の新しい大地-)
- 算術演算器を含む回路に対する高速なソフトエラー率評価手法(ディペンダブルコンピュータシステムとセキュリティ技術及び一般)
- 算術演算器を含む回路に対する高速なソフトエラー率評価手法(ディペンダブルコンピュータシステムとセキュリティ技術及び一般)
- 順序回路のソフトエラー耐性評価における高精度な近似評価手法(ディペンダブル設計,システム設計及び一般)
- 有限状態機械の分割に基づく定常状態確率の近似計算手法(ディペンダブル設計,システム設計及び一般)
- テスト圧縮指向ドントケア抽出法(テストII,デザインガイア2009-VLSI設計の新しい大地)
- 順序回路のソフトエラー耐性評価における近似手法の計算精度および実行時間の評価(ディペンダブル設計,デザインガイア2009-VLSI設計の新しい大地)
- テスト圧縮指向ドントケア抽出法(テストII,デザインガイア2009-VLSI設計の新しい大地-)
- 順序回路のソフトエラー耐性評価における近似手法の計算精度および実行時間の評価(ディペンダブル設計,デザインガイア2009-VLSI設計の新しい大地-)
- テスト不可能故障の検出数の削減のためのスキャンテスト生成法(システムレベル設計,システム設計及び一般)
- SER評価のための論理回路におけるパルスの伝搬解析(ディペンダブルコンピュータシステムとセキュリティ技術及び一般)
- セルベース設計に適したSER評価の為のパルス発生確率解析手法(ディペンダブルコンピュータシステムとセキュリティ技術及び一般)
- SER評価のための論理回路におけるパルスの伝搬解析(ディペンダブルコンピュータシステムとセキュリティ技術及び一般)
- スキャンテストにおけるテスト不可能故障の検出を削減するためのテスト生成法(テスト生成,VLSI設計とテスト及び一般)
- SATを用いたATPG困難故障に対する冗長故障判定の高速化(テスト生成,VLSI設計とテスト及び一般)
- 検出容易故障に着目したドントケア数増加手法 : BASTアーキテクチャへの適用(スキャンテスト・テスト容易化高位合成,VLSI設計とテスト及び一般)
- スキャンパス攻撃を考慮した暗号LSIのテスタビリティ評価(フォールトセキュア・セキュリティ・2線2相回路のテスト,VLSI設計とテスト及び一般)
- マルチサイクルキャプチャテストを用いたフルスキャン設計回路の縮退故障テスト生成(スキャンテスト,VLSI設計とテスト及び一般)
- テスト生成における決定ノードの有効性解析(セッション3 : テスト生成, VLSI設計とテスト及び一般)
- テスト生成における間接含意の効率的な生成方法(テスト,システム設計及び一般)
- テスト生成における間接含意の効率的な生成方法(テスト,システム設計及び一般)
- ATPGパターン数削減指向テストポイント挿入方法
- 動作記述を用いた順序テスト生成およびテスト容易化バインディング(高位設計2,デザインガイア2010-VLSI設計の新しい大地-)
- 動作記述を用いた順序テスト生成およびテスト容易化バインディング(高位設計2,デザインガイア2010-VLSI設計の新しい大地-)
- キャプチャ時消費電力指向テスト生成における検出疑似外部出力決定法(テスト設計1,デザインガイア2010-VLSI設計の新しい大地-)
- キャプチャ時消費電力指向テスト生成における検出疑似外部出力決定法(テスト設計1,デザインガイア2010-VLSI設計の新しい大地-)
- 時間展開モデルを用いた無閉路順序回路のテスト系列圧縮方法 (テストと設計検証論文特集)
- 時間展開モデルを用いた無閉鎖順序回路のテスト系列圧縮について
- 時間展開モデルを用いた無閉路順序回路のテスト系列圧縮について
- 時間展開モデルを用いた無閉鎖順序回路のテスト系列圧縮について
- ドントケア抽出を用いた縮退故障テストの遷移故障検出率向上手法(テスト生成,デザインガイア2008-VLSI設計の新しい大地)
- ドントケア抽出を用いた縮退故障テストの遷移故障検出率向上手法(テスト生成,デザインガイア2008-VLSI設計の新しい大地)
- ドントケア抽出を用いた縮退故障テストの遷移故障検出率向上手法(テスト生成,デザインガイア2008-VLSI設計の新しい大地-)
- テスト長制約下での欠陥検出率向上のための状態可観測なFSMのテスト生成法(上流テスト・テスト圧縮,VLSI設計とテスト及び一般)
- 状態可観測なFSMの故障非依存/依存テスト生成法(上流DFT,VLSI設計とテスト及び一般)
- スキャンベース攻撃とその防御法に対する定量的なセキュリティ評価
- 多重外部出力検出テスト生成方法(テスト生成, VLSI 設計とテスト及び一般)
- SoCのテスト実行時間最短化を目標としたコアのDFT選択手法(VLSI設計とテスト)
- 故障活性化率向上のための可変n回テスト生成法とその品質評価に関する研究(スキャンテスト,VLSI設計とテスト及び一般)
- 故障活性化率向上のためのn回検出テスト生成法(ディペンダブルコンピューティング研究専門委員会推薦論文,ディペンダブルコンピューティング)
- 正当化経路に着目した故障診断向きテスト生成に関する一考察(セッション2 : 故障シミュレーションと故障診断, VLSI設計とテスト及び一般)
- n 回検出テストの故障診断に対する有用性に関する一考察(故障診断, VLSI 設計とテスト及び一般)
- 機能的時間展開モデルを用いたデータパス回路のテスト生成法(テスト生成,VLSI設計とテスト及び一般)
- 製造ばらつきを考慮したフィールドテストのためのクリティカルパス解析(フィールドテスト・製造ばらつき,VLSI設計とテスト及び一般)
- ホールド制御削減のための階層テスト容易化設計法(上流 DFT, VLSI 設計とテスト及び一般)
- 強可検査性に基づくデータパスのテストプラン生成アルゴリズムの改良について(VLSIの設計/検証/テスト及び一般テスト)
- 強可検査性に基づくデータパスのテストプラン生成アルゴリズムの改良について(VLSIの設計/検証/テスト及び一般 テスト)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 強可検査性に基づくデータパスのテストプラン生成アルゴリズムの改良について(VLSIの設計/検証/テスト及び一般 テスト)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 強可検査性に基づくデータパスのテストプラン生成アルゴリズムの改良について(VLSIの設計/検証/テスト及び一般 テスト)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- キャプチャ時消費電力指向テスト生成における検出疑似外部出力決定法
- 状態可観測な不完全記述 FSM の機能テスト法(上流 DFT, VLSI 設計とテスト及び一般)
- 組合せATPGに基づくRTレベル部分スキャン設計法
- ケアビット分布制御ドントケア抽出 : キャプチャ消費電力削減への適用(設計/テスト/検証)
- VLSIの製造バラつきと経年劣化を考慮したアダプティブフィールドテストにおけるパス選択結果における一考察(設計/テスト/検証)
- 組み合わせ回路のソフトエラー耐性評価における近似手法の統計科学的な精度評価(信頼性/プロセッサ/高位設計,物理設計及び一般)
- 故障活性化率向上指向ドントケア割当て法の評価 (ディペンダブルコンピューティング)
- 順序回路における一時故障を対象とした故障シミュレーションのヒューリスティックの評価について (システム数理と応用)
- 順序回路における一時故障を対象とした故障シミュレーションのヒューリスティックの評価について (信号処理)
- 順序回路における一時故障を対象とした故障シミュレーションのヒューリスティックの評価について (VLSI設計技術)
- VLSIの製造バラつきと経年劣化を考慮したアダプティブフィールドテストにおけるパス選択法に関する考察(テスト設計2,デザインガイア2011-VLSI設計の新しい大地-)
- VLSIの製造バラつきと経年劣化を考慮したアダプティブフィールドテストにおけるパス選択法に関する考察(テスト設計2,デザインガイア2011-VLSI設計の新しい大地-)
- BASTにおけるテストデータ量を削減するためのスキャンチェインの接続法(テスト設計1,デザインガイア2011-VLSI設計の新しい大地-)
- BASTにおけるテストデータ量を削減するためのスキャンチェインの接続法(テスト設計1,デザインガイア2011-VLSI設計の新しい大地-)
- 順序回路における一時故障を対象とした故障シミュレーションのヒューリスティックの評価について (回路とシステム)
- AES暗号回路におけるトロイ設計の影響評価(回路設計・ハードウェアトロイ設計,VLSI設計とテスト及び一般)
- 制御ポイント挿入による遷移故障テストパターン削減法(テスト生成・レスト容易化設計,VLSI設計とテスト及び一般)
- 遷移故障テストパターンに基づいた故障活性化率向上指向ドントケア割当て法 (ディペンダブルコンピューティング)
- 制御ポイント挿入による遷移故障テストパターン削減法
- VLSIの製造バラつきと経年劣化を考慮したアダプティブフィールドテストにおけるパス選択法に関する考察
- VLSIの製造バラつきと経年劣化を考慮したアダプティブフィールドテストにおけるパス選択法に関する考察
- BASTにおけるテストデータ量を削減するためのスキャンチェインの接続法
- AES暗号回路におけるトロイ設計の影響評価
- BASTにおけるテストデータ量を削減するためのスキャンチェインの接続法
- 故障活性化率向上指向ドントケア割当て法の評価(設計/テスト/検証)
- 順序回路における一時故障を対象とした故障シミュレーションのヒューリスティックの評価について(システムと信号処理及び一般)
- 順序回路における一時故障を対象とした故障シミュレーションのヒューリスティックの評価について(システムと信号処理及び一般)
- テスト圧縮効率化のためのテスト生成に関する一考察(テスト,デザインガイア2012-VLSI設計の新しい大地-)
- テスト圧縮効率化のためのテスト生成に関する一考察(テスト,デザインガイア2012-VLSI設計の新しい大地-)
- 遷移故障テストパターンに基づいた故障活性化率向上指向ドントケア割当て法(テスト,デザインガイア2012-VLSI設計の新しい大地-)
- 順序回路における一時故障を対象とした故障シミュレーションのヒューリスティックの評価について(システムと信号処理及び一般)
- 遷移故障テストパターンに基づいた故障活性化率向上指向ドントケア割当て法(テスト,デザインガイア2012-VLSI設計の新しい大地-)
- 順序回路における一時故障を対象とした故障シミュレーションのヒューリスティックの評価について(システムと信号処理及び一般)
- AES暗号回路におけるトロイ回路設計の影響評価およびその一考察(セキュリティとテスト, VLSI設計とテスト及び一般)
- 縮退故障テスト集合と遷移故障テスト集合を用いた欠陥検出能力向上のためのドントケア割当て法(欠陥検出能力評価, VLSI設計とテスト及び一般)
- データパス回路の機能的k時間展開モデル生成のためのコントローラ拡大法(設計/テスト/検証)