電流基板制御方式による基板ノイズ低減及びランダムばらつき抑制効果(プロセッサ, DSP, 画像処理技術及び一般)
スポンサーリンク
概要
- 論文の詳細を見る
セルフアジャスト順方向基板制御方式(SA-FBB)を用いた際の基板ノイズ低減効果、及びランダムばらつき低減効果について報告する。効果を測定、確認するために2つのテストチップを用意した。1つ目のチップには様々な周波数のノイズ源とそのノイズを検出するためのオンチップオシロスコープが搭載していて、基板制御時のノイズ低減効果が測定できる。130nmCMOS、3-wellプロセスを用いた。2つ目のチップには10M個のトランジスタを搭載し、基板制御を行った際のランダムばらつきの傾向の測定ができる。SA-FBBを用いると基板ノイズ(Wellノイズ)は最大70.2%低減効果があり、ランダムばらつきσ(Ids)は最大57.9%程度低減効果がある。
- 一般社団法人情報処理学会の論文
- 2005-10-20
著者
-
山本 雅晴
(株)半導体理工学研究センター
-
石橋 孝一郎
(株)ルネサステクノロジ
-
石橋 孝一郎
(株)日立製作所中央研究所
-
永田 真
神戸大学 大学院自然科学研究科,工学部情報知能工学科
-
永田 真
神戸大学:株式会社a-r-tec
-
石橋 孝一郎
ルネサスエレクトロニクス
-
塚田 敏郎
(株)半導体理工学研究センター設計技術開発部低電力技術開発室
-
石橋 孝一郎
(株)半導体理工学研究センター設計技術開発部低電力技術開発室
-
小松 義英
(株)半導体理工学研究センター(STARC) 設計技術開発部 低電力技術開発室
-
島崎 健二
神戸大学 工学部 情報知能工学科
-
深澤 光弥
神戸大学 工学部 情報知能工学科
-
島崎 健二
神戸大学工学部情報知能工学科
-
島崎 健二
松下電器産業(株)
-
塚田 敏郎
(株)半導体理工学研究センター(starc)設計技術開発部低電力技術開発室
-
深澤 光弥
株式会社ルネサステクノロジ
-
山本 雅晴
(株)半導体理工学研究センター(starc)設計技術開発部低電力技術開発室
-
小松 義英
(株)半導体理工学研究センター(starc)設計技術開発部低電力技術開発室
-
永田 真
神戸大学工学部
-
塚田 敏郎
(株)半導体理工学研究センター(STARC)設計技術開発部 低電力技術開発室
関連論文
- 65nmCMOSテクノロジによる6bit任意デジタル雑音エミュレータの開発(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
- マイクロプロセッサにおける基板ノイズの評価と解析(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
- デジタルLSIにおけるオンチップ電源雑音とオフチップ電磁雑音の統合評価(チップ・パッケージ・ボードにおけるパワーインテグリティの設計評価,LSIシステムの実装・モジュール化・インタフェース技術、テスト技術、一般)
- オンチップモニタの最簡搭載とチップ内環境の観測(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
- 90nm世代を迎えたバラツキ設計技術の課題(プロセス・デバイス・回路・シミュレーション及び一般)
- [招待論文]90nm世代を迎えたバラツキ設計技術の課題(プロセス・デバイス・回路シミュレーション及び一般)
- 90-65nmテクノロジーに対応できるオンチップメモリは?
- 厚膜MOS電源スイッチを用いた高速電源遮断技術によるモバイルプロセッサの低電力化(電源制御,パワーゲーティング,VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 厚膜MOS電源スイッチを用いた高速電源遮断技術によるモバイルプロセッサの低電力化(電源制御,パワーゲーティング, VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- PTI-ABC SOIを用いた低消費電力SOC設計 : ボディバイアスコントロールによるばらつきを抑えた低消費電力回路設計
- PTI-ABC SOIを用いた低消費電力SOC設計 : ボディバイアスコントロールによるばらつきを抑えた低消費電力回路設計(ディジタル・情報家電,放送用,ゲーム機用システムLSI,回路技術(一般,超高速・低電力・高機能を目指した新アーキテクチャ))
- 65nm SoC向け混載SRAMでの動作マージン改善回路(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 超高集積を実現した65nmテクノロジのSoC向けデュアルポートSRAMの開発(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 65nm SoC向け混載SRAMでの動作マージン改善回路
- 超高集積を実現した65nmテクノロジのSoC向けデュアルポートSRAMの開発
- 局所的な閾値電圧ばらつきに対するSRAM安定動作解析手法(新メモリ技術とシステムLSI)
- SOCを低電力化する回路技術とデバイスモデルの課題(IEDM(先端CMOSデバイス・プロセス技術))
- SOCを低電力化する回路技術とデバイスモデルの課題
- グラフィック浮動小数点演算を強化した200MHz1.2W1.4GFLOPSプロセッサ
- グラフィック浮動小数点演算を強化した200MHz 1.2W 1.4GFLOPSプロセッサ
- グラフィック浮動小数点演算を強化した200MHz1.2W1.4GFLOPSプロセッサ
- 65nm SoC向け混載SRAMでの動作マージン改善回路(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 65nm SoC向け混載SRAMでの動作マージン改善回路
- ミックストシグナルSoCのためのオンチップモニタ構築技術(学生・若手研究会)
- オンチップ・マルチチャネルモニタにおける波形取得アルゴリズムの実装と評価(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
- オンチップ・マルチチャネルモニタにおける波形取得アルゴリズムの実装と評価(センサと応用,アナログ,アナデジ混載,RF及びセンサインタフェース回路)
- 低電力システムクロック発生回路向け並列位相比較型ディレー・ロックド・ループ(低電力LSI論文小特集)
- 低電力RISCプロセッサ向け2-portキャッシュメモリ
- ビット線分離型メモリ階層方式とドミノ型タグ比較器を用いた1V 100MHz 10mWオンチップキャッシュ
- 多相PLLを用いた300MHz 4MbウェーブパイプラインCMOS SRAM
- オフセット電圧に影響されないセンスアンプを搭載した6ns 4Mb CMOS SRAM
- 大容量、低電圧、高速動作に適したSRAMメモリーセル技術Stacked Split Word-line(SSW)セル
- 12.5ns 16Mビット CMOS SRAM
- 超高集積を実現した65nmテクノロジのSoC向けデュアルポートSRAMの開発(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- CMOS回路の低電圧化はどうすすめるべきか(VLSI回路,デバイス技術(高速,低電圧,低電力))
- CMOS回路の低電圧化はどうすすめるべきか(VLSI回路,デバイス技術(高速,低電圧,低電力))
- SoCの電源雑音向け微細埋め込み型連続時間雑音検出手法(アナログ,パワーインテグリティ,VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- SoCの電源雑音向け微細埋め込み型連続時間雑音検出手法(アナログ,パワーインテグリティ, VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 高速モードと低消費電力モードを有する2線式論理回路の設計手法(デザインガアイ2006-VLSI設計の新しい大地を考える研究会)
- 高速モードと低消費電力モードを有する2線式論理回路の設計手法(論理・回路設計,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- 高速モードと低消費電力モードを有する2線式論理回路の設計手法(論理・回路設計,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- CPU消費電力削減のための周波数-電圧協調型電力制御方式の設計ルールとフィードバック予測方式による適用(VLSIシステム)
- 複数IPコア回路におけるスリーププブロックの寄生容量を用いたチップ内電源共振雑音低減手法(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 複数IPコア回路におけるスリープブロックの寄生容量を用いたチップ内電源共振雑音低減手法(要素回路技術,低電圧/低消費電力技術,新デバイス・回路とその応用)
- 周波数-電圧協調型省電力制御におけるアルゴリズムとデザインルール
- 周波数-電圧協調型省電力制御におけるアルゴリズムとデザインルール
- 周波数-電圧協調型電力制御における使用周波数群決定方法の提案とMPEG-4デコーダによる検証
- PTI-ABC SOIを用いた低消費電力SOC設計 : ボディバイアスコントロールによるばらつきを抑えた低消費電力回路設計
- オンチップモニタの最簡搭載とチップ内環境の観測(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
- 微細CMOS・ミクストシグナル・システムオンチップにおける基板クロストークを低減するノイズデカップリング回路(VLSI一般 : ISSCC2004特集)
- [特別招待論文]低電力SoCを目指すSTARCの低電力技術開発(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
- [特別招待論文]低電力SoCを目指すSTARCの低電力技術開発(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
- 遅延予測技術を用いたDVFS制御向け広周波数・電源電圧レンジクロック同期回路(回路最適化技術,システム設計及び一般)
- 電流基板制御方式による基板ノイズ低減及びランダムばらつき抑制効果(プロセッサ, DSP, 画像処理技術及び一般)
- 電流基板制御方式による基板ノイズ低減及びランダムばらつき抑制効果(プロセッサ, DSP, 画像処理技術及び一般)
- 電流基板制御方式による基板ノイズ低減及びランダムばらつき抑制効果(プロセッサ, DSP, 画像処理技術及び一般)
- 電流基板制御方式による基板ノイズ低減及びランダムばらつき抑制効果(プロセッサ, DSP, 画像処理技術及び一般)
- BI-2-4 LSIのEMCマクロモデルと回路基板設計への適用(BI-2.EMC設計のためのLSIマクロモデリング,依頼シンポジウム,ソサイエティ企画)
- デジタルLSIにおけるオンチップ電源雑音とオフチップ電磁雑音の統合評価(チップ・パッケージ・ボードにおけるパワーインテグリティの設計評価,LSIシステムの実装・モジュール化・インタフェース技術、テスト技術、一般)
- C-12-36 プロセッサ動作エラー検出のための命令レベルプログラミング手法(C-12.集積回路,一般セッション)
- 低電力SRAMの技術動向(新メモリ,メモリ応用技術,一般)
- サブ100nmデジタルシグナルインテグリティのためのオンチップモニタ(耐ノイズ・ばらつき設計(1),システムオンシリコン設計技術並びにこれを活用したVLSI)
- サブ100nmデジタルシグナルインテグリティのためのオンチップモニタ(耐ノイズ・ばらつき設計(1),システムオンシリコン設計技術並びにこれを活用したVLSI)
- CMOSデジタル回路における雑音発生のモデル化と実証(若手研究会)
- 電源雑音とプロセッサ動作エラーのオンチップ評価技術(若手研究会)
- CMOSデジタルLSIにおける電源雑音評価のためのリファレンス回路(デザインガイア2009-VLSI設計の新しい大地)
- CMOSデジタルLSIにおける電源雑音評価のためのリファレンス回路(デザインガイア2009-VLSI設計の新しい大地)
- 容量充電モデルによるプロセッサ電源雑音解析の高速化手法(電源ノイズ,デザインガイア2008-VLSI設計の新しい大地)
- 容量充電モデルによるプロセッサ電源雑音解析の高速化手法(電源ノイズ,デザインガイア2008-VLSI設計の新しい大地)
- C-12-37 サブ100-nmデジタル回路におけるダイナミック電源雑音を考慮した信号遅延変動の評価と解析(C-12.集積回路,一般セッション)
- ダイナミック電源雑音波形を考慮したデジタル信号遅延変動解析(LSIシステムの実装・モジュール化・インタフェース技術,テスト技術,一般)
- ダイナミック電源雑音波形を考慮したデジタル信号遅延変動解析(LSIシステムの実装・モジュール化・インタフェース技術,テスト技術,一般)
- ダイナミック電源雑音波形を考慮したデジタル信号遅延変動解析
- 大規模デジタルLSIのダイナミック電源/グラウンド雑音シミュレーション手法(システムオンシリコン設計技術並びにこれを活用したVLSI)
- 大規模デジタルLSIのダイナミック電源 : グラウンド雑音シミュレーション手法(システムオンシリコン設計技術並びにこれを活用したVLSI)
- ダイナミック電源雑音によるデジタル信号遅延変動の評価
- ダイナミック電源雑音によるデジタル信号遅延変動の評価(デジタル・情報家電, 放送用, ゲーム機用システムLSI, 及び一般)
- B-20-12 TS-CDMAによる超多重RFIDトランスポンダ向け同期回路の検討(B-20.ユビキタス・センサネットワーク,一般講演)
- 超多重RFIDシステムの高位モデル化とバックエンド設計への応用(システムLSIの応用と要素技術,専用プロセッサ,プロセッサ,DSP,画像処理技術,及び一般)
- 超多重RFIDシステムの高位モデル化とバックエンド設計への応用(システムLSIの応用と要素技術,専用プロセッサ,プロセッサ,DSP,画像処理技術,及び一般)
- マルチCPUアーキテクチャにおける動作温度を考慮したパワーマネージメント技術
- A 9μW 50MHz 32b Adder Using a Self-Adjusted Forward Body Bias in SoCs(VSLI一般(ISSCC'03関連特集))
- 90nm GenericロジックCMOSプロセスを用いたメモリアレイ0.5V動作Asymmetric Three-Tr. Cell(ATC) DRAMの提案(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- 90nm GenericロジックCMOSプロセスを用いたメモリアレイ0.5V動作Asymmetric Three-Tr. Cell(ATC) DRAMの提案(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- 0.65-2V動作のシステムLSI用キャッシュメモリ (メモリ・混載メモリ及びIC一般)
- 16.7fA/cell Tunnel-Leakage-Suppressed 16Mb SRAM for Handling Cosmic-Ray-Induced Multi-Errors(VSLI一般(ISSCC'03関連特集))
- 高対称型メモリセルおよびアレイ微昇圧方式を用いた0.4V動作SRAM
- 高対称型メモリセルおよびアレイ微昇圧方式を用いた0.4V動作SRAM
- 0.65〜2.0V動作のシステムLSI用キャッシュメモリの開発 (特集1 低消費電力化進む半導体デバイス)
- リーク電流と動作電力を低減できる電源スイッチ回路(VLSI回路,デバイス技術(高速,低電圧,低電力))
- リーク電流と動作電力を低減できる電源スイッチ回路(VLSI回路,デバイス技術(高速,低電圧,低電力))
- 90nm以後のプロセスに適応可能な宇宙線への耐性を備えたラッチ回路(VLSI一般 : ISSCC2004特集)
- [招待論文]DAC2003報告 : 低電力技術(プロセス・デバイス・回路・シミュレーション及び一般)
- [招待論文]DAC2003報告 : 低電力技術(プロセス・デバイス・回路シミュレーション及び一般)
- V-driverによるオンチップバスの低電力化(システムオンシリコン設計技術並びにこれを活用したVLSI)
- V-driverによるオンチップバスの低電力化(システムオンシリコン設計技術並びにこれを活用したVLSI)
- アクティブディキャップを用いた電源共振雑音低減手法(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
- スケーリング則から見た低電力技術とその方向(集積回路とアーキテクチャの協創〜ノーマリオフコンピューティングによる低消費電力化への挑戦〜)
- 薄膜MOSトランジスタを用いた40nm CMOS高速応答デジタルLDOレギュレータ(エナジーハーベスティング・電源・ドライバ,低電圧/低消費電力技術,新デバイス・回路とその応用)
- 薄膜MOSトランジスタを用いた40nm CMOS高速応答デジタルLDOレギュレータ(エナジーハーベスティング・電源・ドライバ,低電圧/低消費電力技術,新デバイス・回路とその応用)