CMOSデジタル回路における雑音発生のモデル化と実証(若手研究会)
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概要
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時分割寄生容量列(time-series charging of divided parasitic capacitance : TSDPC)モデルに基づいたCMOSデジタル回路の電源雑音発生をエミュレートする任意雑音発生回路(arbitrary noise generator : ANG)を提案する.プロトタイプは128ワードのSRAMによって容量値を任意設定可能な32セル×32セルの6ビットTSDPCセルアレイで,65nm1.2V CMOSテクノロジを用いて実装しサイズは2×2mm^2である.本回路を用いて,レジスタ列や演算装置などのロジックコアのデジタル雑音のエミュレーションを行い,電源,グラウンド,基板での雑音波形をオンチップモニタによって取得した.
- 社団法人電子情報通信学会の論文
- 2009-12-07
著者
-
永田 真
神戸大学大学院工学研究科情報知能学専攻
-
藤本 大介
神戸大学
-
松野 哲郎
神戸大学
-
松野 哲郎
神戸大学大学院工学研究科情報知能学専攻
-
永田 真
神戸大学:株式会社a-r-tec
-
永田 真
神戸大 大学院システム情報学研究科
-
永田 真
神戸大学
-
松野 哲郎
神戸大学 情報知能工学科
-
永田 真
神戸大学工学部
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