CMOSデジタル回路の基板雑音発生モデル化手法
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概要
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CMOSデジタル回路における基板雑音発生を、時間領域で高精度にシミュレーション可能な時系列分割寄生容量列モデル化手法を提案する。0.25-μmCMOSプロセスで試作したZ80プロセッサについて、本手法に基づくシミュレーションで得られた基板雑音波形は200-ps/100-μV分解能で実測した雑音波形と動作周波数125MHzまで良く一致し、またそのピーク雑音振幅も2.5Vから1.6Vの電源電圧低下に対し2%以内の誤差で予測できることを確認した。Z80プロセッサの62.5MHz動作時の基板雑音シミュレーション時間は、モデル生成時間を含めて10秒以下である。
- 社団法人電子情報通信学会の論文
- 2002-11-21
著者
-
永田 真
神戸大学大学院工学研究科情報知能学専攻
-
岩田 穆
広島大学大学院先端物質科学研究科
-
森江 隆
九州工業大学・生命体工学研究科
-
永田 真
神戸大学工学部情報知能工学科
-
森江 隆
九州工業大学
-
永田 真
神戸大学工学部
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