非対称な信号遷移を用いた高速ダイナミック回路の論理合成手法(VLSIの設計/検証/テスト及び一般(デザインガイア))
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概要
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スタティックCMOSで用いられている高度な自動合成環境を利用した高速ダイナミック回路ASDDLの論理合成手法を提案する.論理合成は独自に考案した中間ライブラリを用いて行い, 合成結果をASDDL回路に変換することで, ゲートレベルのネットリスト作成から配置配線までの全てを自動設計する.0.18-μmプロセスで設計した16ビット乗算器の遅延時間は1.82nsecであり, エネルギー遅延積が最適になるように作成されたCMOSライブラリを用いて合成した乗算器に対して32%改善した.さらに提案した論理合成手法により大幅に設計期間が短縮され, CMOSと同程度の設計時間で高性能な回路の設計が可能となった.
- 社団法人電子情報通信学会の論文
- 2005-11-23
著者
-
永田 真
神戸大学大学院工学研究科情報知能学専攻
-
永田 真
神戸大学大学院システム情報学研究科
-
瀧 和男
エイ・アイ・エル株式会社
-
瀧 和男
(財)新世代コンピュータ技術開発機構
-
瀧 和男
新世代コンピュータ技術開発機構
-
瀧 和男
神戸大学
-
森本 薫夫
神戸大学大学院自然科学研究科
-
森本 薫夫
神戸大学 大学院自然科学研究科,工学部情報知能工学科
-
森本 薫夫
神戸大学 大学院自然科学研究科 工学部情報知能工学科
-
瀧 和男
神戸大 大学院工学系研究科
-
瀧 和男
エイ・アイ・エル
-
永田 真
神戸大学工学部
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