90nm以後のプロセスに適応可能な宇宙線への耐性を備えたラッチ回路(VLSI一般 : ISSCC2004特集)
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概要
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宇宙線などの放射線に対して耐性のあるラッチ回路を提案する。回路構成としてはラッチのストレージノードを3つに分割してデータを保持し、放射線などによって誘発されるエラーを発生電荷量やエラー発生期間に関わらず、他の2つのノードによって補正する特徴を持つ。この提案回路の耐性を調査するため、ソフトエラー対策を施したラッチ回路と無対策の従来ラッチ回路とを130nm, 2-wellと130nm, 3-wellのCMOSプロセスでそれぞれ試作し耐性の評価を行った。提案したラッチ方式が無対策ラッチ方式に比べてα線照射時で約3桁以上の耐性、そして中性子照射時でも1桁以上の耐性を持つことを示す。
- 2004-05-13
著者
-
石橋 孝一郎
(株)ルネサステクノロジ
-
小松 義英
パナソニック(株)戦略半導体開発センター
-
石橋 孝一郎
(株)半導体理工学研究センター設計技術開発部低電力技術開発室
-
小松 義英
(株)半導体理工学研究センター(STARC) 設計技術開発部 低電力技術開発室
-
山下 高廣
(株)半導体理工学研究センター
-
有馬 幸生
(株)半導体理工学研究センター(starc)設計技術開発部低電力技術開発室
-
藤本 徹哉
(株)半導体理工学研究センター
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