90nm GenericロジックCMOSプロセスを用いたメモリアレイ0.5V動作Asymmetric Three-Tr. Cell(ATC) DRAMの提案(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
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概要
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単一セルが1つのPMOSと2つのNMOSからなるATC DRAMを提案する.本メモリシステムは更に提案する"Forced Feedback Sense Amplifier"と"Write Echo Refresh"を備える.メモリアレイは0.5Vで動作し, マスクプロセス追加を行わない通常のロジックCMOSプロセスを用いて設計されている.90nm CMOSテクノロジによる試作では, 1μsサイクルにおける1Mbのリフレッシュ電流は180μAである.
- 社団法人電子情報通信学会の論文
- 2005-08-12
著者
-
石橋 孝一郎
STARC
-
伊藤 寧夫
Starc(半導体理工学研究センター):東芝マイクロエレクトロニクス
-
石橋 孝一郎
(株)ルネサステクノロジ
-
石橋 孝一郎
ルネサスエレクトロニクス
-
市橋 基
STARC(半導体理工学研究センター)
-
戸田 春希
STARC(半導体理工学研究センター)
-
戸田 春希
Starc(半導体理工学研究センター):東芝セミコンダクター社
-
市橋 基
Starc(半導体理工学研究センター):ルネサステクノロジ
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