低電力システムクロック発生回路向け並列位相比較型ディレー・ロックド・ループ(低電力LSI論文小特集)
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概要
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CMOS LSIからシステムクロックを生成するクロック発生回路として, 並列位相比較型ディレー・ロックド・ループ回路(DLL)を提案する.生成されるシステムクロック信号は, システムにおけるクロックの負荷によらずLSI内部クロックと位相を同期させることができる.この回路は, ロック時間がクロック3周期と短く, 出力の最大位相誤差は150psである.また, 動作周波数帯域は66MHzから200MHz, 消費電力は100MHz動作時に13.5mWである.この短いロック時間により, システムがスタンバイ状態にある間, 回路を停止することで以下1μW電力に削減し, アクティブ状態に復帰する際には3周期でシステムクロックの供給を開始できる.
- 社団法人電子情報通信学会の論文
- 2000-06-25
著者
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