ダイナミック電源雑音波形を考慮したデジタル信号遅延変動解析(LSIシステムの実装・モジュール化・インタフェース技術,テスト技術,一般)
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概要
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本稿では,180-nm CMOSデジタル回路に100-ps/100-μVの分解能を持つ高精度オンチップ波形検出回路を適用し,ダイナミック電源雑音による遅延変動を測定した.また,雑音の主周波数成分から雑音波形を再現するシングルトーン雑音モデルを提案した.このモデルは論理ゲートにおける遷移信号波形の変動を効果的に捉えることができる.シミュレーションと実測では,雑音の大きさだけでなく,クロックドメイン間のクロック位相差による遅延変動への影響も良く一致している.提案したシュミレーション手法はダイナミック電源雑音を考慮した遅延解析を可能にし,従って,高速デジタル回路設計におけるタイミングクロージャの発展に寄与する.
- 社団法人電子情報通信学会の論文
- 2007-01-11
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