高速論理回路方式ASDDL/ASD-CMOSの論理合成手法(システムオンシリコン設計技術並びにこれを活用したVLSI)
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概要
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2線2相論理回路方式を用いて,信号の立上り遷移と立下がり遷移に要する時間を意図的に非対称とすることで高速化を図った新たな回路方式,ASDDL/ASD-CMOSの論理合成手法を提案し評価した.ASDDL/ASD-CMOSは独特の回路方式であるため,現在一般的に用いられているCMOS回路方式で確立されているような自動設計環境が存在しない.このため回路図作成から回路最適化まで回路の設計工程全てを人の手で行う必要があった.本稿では独自に提案したCMOSに近い擬似的なASDDL/ASD-CMOSライブラリと変換ツールを用いることにより,CMOS用の論理合成環境をそのまま適用した論理合成を可能にした. 0.18μmプロセスにて16ビット乗算器を論理合成した結果,論理合成回路のオーバーヘッドはフルカスタム回路の2割未満であり,遅延時間はCMOS回路と比較すると約75%であった.フルカスタム設計の回路に近い性能の回路を論理合成により短期間で設計できることを可能にした.
- 社団法人電子情報通信学会の論文
- 2004-03-04
著者
-
永田 真
神戸大学工学部情報知能工学科
-
田中 義則
神戸大学大学院自然科学研究科
-
瀧 和男
エイ・アイ・エル株式会社
-
瀧 和男
(財)新世代コンピュータ技術開発機構
-
瀧 和男
新世代コンピュータ技術開発機構
-
森本 薫夫
神戸大学大学院自然科学研究科
-
森本 薫夫
神戸大学 大学院自然科学研究科,工学部情報知能工学科
-
森本 薫夫
神戸大学 大学院自然科学研究科 工学部情報知能工学科
-
瀧 和男
神戸大 大学院工学系研究科
-
瀧 和男
エイ・アイ・エル
-
永田 真
神戸大学工学部
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