高速低消費電力論理回路方式ASDLのパイプライン化手法とその評価
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概要
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信号の立上り遷移と立下り遷移に要する時間を意図的に非対象とすることで高速化を図った2線2相式論理回路ASDLのサイクルタイムを短くするためのパイプライン化の手法について提案した.ASDLのパイプライン化は回路を前半と後半に分け, それぞれで有効値と休止値を交互に伝搬させることで行った.これにより休止値伝搬を有効値伝搬の裏に隠し, サイクルタイムを遅延時間に等しくすることができた.また16ビット乗算器を設計し, 評価を行った.サイクルタイムは1.76〜1.96nsecであり, 非パイプラインASDL乗算器の51%〜57%であった.
- 社団法人情報処理学会の論文
- 2001-11-28
著者
-
瀧 和男
神戸大学工学部情報知能工学科
-
北村 清志
エイ・アイ・エル株式会社
-
瀧 和男
(財)新世代コンピュータ技術開発機構
-
瀧 和男
新世代コンピュータ技術開発機構
-
八木 幹雄
神戸大学工学部
-
八木 幹雄
神戸大学大学院自然科学研究科
-
森本 薫夫
神戸大学大学院自然科学研究科
-
森本 薫夫
神戸大学 大学院自然科学研究科,工学部情報知能工学科
-
森本 薫夫
神戸大学 大学院自然科学研究科 工学部情報知能工学科
-
八木 幹夫
神戸大学:松下電器産業株式会社
-
瀧 和男
神戸大 大学院工学系研究科
-
瀧 和男
神戸大学工学部
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