パストランジスタ論理SPLとその設計事例
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概要
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パストランジスタ論理SPLとその設計事例について報告する.SPLは我々が提案している低消費電力LSIのための回路方式である.SPLの特徴は, Single-railで構成すること, クリティカルパス以外は長く接続された多段のNMOSで構成することにある.まずSPL回路の設計方法を示し, その方法を用いて32ビット加算器の試作を行った.またHSPICEを用いてCMOSと比較した結果, トランジスタ数, 遅延時間, 消費電力が各々53%, 135%, 77%という良好な結果が得られた.またSPLをデータパス設計用に拡張した回路方式SPHLを用いて, Z80(ザイログ社)互換の8ビットマイクロプロセッサを設計した.消費電力シミュレータにより, 5V, 10MHz動作時に394μAという低消費電力動作を確認した.
- 社団法人情報処理学会の論文
- 2001-09-27
著者
-
瀧 和男
神戸大学工学部情報知能工学科
-
李 副烈
シャープ株式会社
-
今井 繁規
シャープ株式会社
-
李 副烈
神戸大学大学院自然科学研究科
-
田中 秀樹
神戸大学大学院自然科学研究科
-
田中 秀樹
千葉大学大学院自然科学研究科
-
滝 和男
神戸大学工学部情報知能工学科
-
瀧 和男
神戸大学工学部
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