パストランジスタ論理による加算器の設計手法と設計事例 (<特集>電子システムの設計技術と設計自動化)

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概要

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パストランジスタ論理に基づく加算器の設計手法を提案する. 提案手法は, 演算回路のBDD表現が規則性を有することを利用して手作業でBDDの最適化を行い, さらにNMOSとCMOS-TGを使い分けることで回路の遅延と面積を削減する. BDDに基づいて必要なセルを作成し, スタンダードセル方式により配置配線する. これらのセルは基本セルを組み合わせた複合セルとして実現し, 設計の手間を省いている. 提案手法を用いた設計事例として32ビット・キャリ・セレクト加算器を3つ設計した. NMOS, CMOS-TGとその2つを使い分けたHYBRIDである. HYBRID加算器はED積, 面積ともに最も小さい結果となった. また, CMOSの32ビット・キャリ・ルックアヘッド加算器と比較した結果, 面積で77%, ED積で69%という良好な結果を示した.
一般社団法人情報処理学会の論文
1999-04-15

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