パストランジスタ論理SPLにおけるstuck-on故障のテスト生成法と検査容易化回路
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概要
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LSIの低消費電力化のための回路構成方式であるパストランジスタ論理SPLが提案され, その有効性が明らかになってきている.本論文では, SPLにおけるパストランジスタのstuck-on故障を論理テストで検出するためのテスト生成法を述べる.まず, SPLの回路内部に正常回路と故障回路間の論理値差(Dまたは~D)を発生させるための手法を述べ, それを用いたテスト生成手続きを述べる.次に, 本手法のためにあらかじめ用意しておく, 故障時の論理値を求めるためのテーブルのサイズが爆発する問題に対する解決法を述べる.その後, 検出率向上のための, 面積オーバヘッドや速度オーバヘッドがともに極めて小さな検査容易化回路を提案する.最後に, ベンチマーク回路に適用し, 有効性を示す.
- 社団法人電子情報通信学会の論文
- 1998-03-25
著者
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