パストランジスタ論理に基づく低消費電力回路方式と設計事例
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概要
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CM0Sに比べ低消費電力, 高速, 小チップ面積を実現できる可能性をもつ回路方式として, パストランジスタ論理が注目を集めている. 本論文では, 速度向上よりも電力削減に重点を置いたパストランジスタ論理SPLと, SPLをシステム設計用に拡張し更なる電力削減を目指したSPHLの回路方式について述べると共に, それらを用いた超低消費電力8ビットマイクロプロセッサの試作・評価結果を報告する. また, SPLはじめ他のパストランジスタ論理回路の設計にも重要となる動作特性のデータと設計方法論を示し, SPLの動作エネルギーと遅延についても考察する.
- 社団法人電子情報通信学会の論文
- 1997-05-25
著者
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