パストランジスタ論理に基づく低消費電力回路方式

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概要

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速度向上よりも消費電力の削減に重点を置いたパストランジスタ論理SPLと,それを用いてシステムを構成するための回路構成方式SPHLを提案する。SPLは単一出カからインバータを用いて相補出力を生成する。また,回路の遅延時間が許容範囲にある限り中間バッファを挿入しない多段nMOS回路で構成する。したがって,トランジスタ数と貫通電流を同時に削減できる。SPHLはレジスタ・SPL・出力ハッファの組を多段接続してシステムを構成し,信号の状態遷移確率を下げたり制御信号線負荷を減らすことにより,システムワイドに低消費電力化を図る方式である。1Gビット加算器をSPLで構成した結果, CMOS回路に対して, トランジスタ数,遅延時間,PD積が各々83%, 45%, 56%であり,きわめて良好な結果が得られた。
社団法人電子情報通信学会の論文
1995-12-15

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