BDD分割を用いたパス・トランジスタ論理の合成 (<特集>電子システムの設計技術と設計自動化)
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概要
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BDD (Binary Decision Diagram)を用いてパス・トランジスタ論理回路を合成する場合, 入力変数の数に比例するBDDの段数の増加によって, 遅延時間が長くなる. また, "H"レベルを回復させるために挿入するバッファの数が増大する. そこで, BDDの任意のレベル区間を分離できるBDD分割を用いたパス・トランジスタ論理の合成手法を提案する. これによりBDDの段数を削減でき, 遅延時間と挿入するバッファ数を削減することができる.
- 一般社団法人情報処理学会の論文
- 1999-04-15
著者
-
瀧 和男
神戸大学工学部情報知能工学科
-
沼 昌宏
神戸大学工学研究科
-
高田 賢吾
三菱電機株式会社
-
井上 真一
神戸大学工学部:(現)川崎製鉄株式会社
-
平野 浩太郎
神戸大学工学部
-
高田 賢吾
神戸大学工学部
-
滝 和男
神戸大学工学部情報知能工学科
-
瀧 和男
神戸大学工学部
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