PD-SOIのクロック・ゲーティング機構に対応したリーク電力削減手法(低消費電力化技術)(<特集>システムLSIの設計技術と設計自動化)

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概要

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本論文では,部分空乏型SOI(PD-SOI)上のクロック・ゲーティング機構に対応するリーク電力削減手法を提案する.クロックの供給が停止している間のリーク電力を削減するために,フリップ・フロップ(FF)とローカル・クロック・バッファを構成するトランジスタのスレッショルド電圧V_<th>をローカル・クロックの状態に合わせてボディ・バイアスにより動的に制御することで,性能を低下させずにリーク電力を削減する点を特徴とする.特に,従来のバルク・プロセスではなくPD-SOIプロセスを対象とすることで,フォワード・バイアスによる1クロック期間内でのV_<th>制御を実現し,タイミング設計の複雑化を避けている.SPICEシミュレーションで提案手法を評価した結果,少ない面積とアクティブ電力のオーバヘッドでリーク電力を82%削減できることを確認した.
社団法人情報処理学会の論文
2004-05-15

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