非対称な信号遷移を用いた高速論理回路方式(回路設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
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概要
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ASDDL(Asymmetric Slope Differential Dynamic Logic)とASD-CMOS (Asymmetric Slope Differential CMOS)は信号の立上り遷移と立下がり遷移に要する時間を意図的に非対称とすることで高速化を図った二線式論理回路である. ASDDLはダイナミック回路,ASD-CMOSはスタティック回路であり,クロック信号を用いずに回路のプリチャージを制御するため,従来のダイナミック回路よりも小面積,低消費電力を実現できる.0.18-μmプロセスによるシミュレーション結果では,ASDDLとASD-CMOS乗算器の遅延時間はそれぞれ1.82nsec,1.78nsecであり,CMOSよりも高速動作が可能なダイナミック回路であるDCVS-DOMINOに比べて96%,94%であった.また,面積はDCVS-DOMINOの92%,97%となり,それにより消費電力はそれぞれ20%,2%削減した.さらに0.13-μmプロセスで試作したテストチップでは,電源電圧1.2VでのASD-CMOS乗算器の遅延時間は1.57nsecであり,正常な動作を確認することができた.
- 社団法人電子情報通信学会の論文
- 2004-11-24
著者
-
永田 真
神戸大学工学部情報知能工学科
-
瀧 和男
神戸大学工学部情報知能工学科
-
瀧 和男
(財)新世代コンピュータ技術開発機構
-
瀧 和男
新世代コンピュータ技術開発機構
-
瀧 和男
神戸大学
-
森本 薫夫
神戸大学大学院自然科学研究科
-
森本 薫夫
神戸大学 大学院自然科学研究科,工学部情報知能工学科
-
森本 薫夫
神戸大学 大学院自然科学研究科 工学部情報知能工学科
-
瀧 和男
神戸大 大学院工学系研究科
-
瀧 和男
神戸大学工学部
-
永田 真
神戸大学工学部
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