低電圧動作を視野にいれた高速演算用回路方式ASDLの提案
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概要
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2線式(差動型)ロジックを採用し, 信号の立上り遷移と立下がり遷移に要する時間を意図的に非対称とすることで高速化を図った新たな回路方式として, ASDL回路方式を提案した.ASDLの中で特にクロックレス・ダイナミック回路方式であるものをASDLと呼び, 本研究においては主にこの回路について従来CMOSと比較, 検討した.本回路は乗算器などに適用した場合に2倍程度の高速動作を目指しており, 本稿では, 低電圧動作よりも主に高速性に注目した評価を行った.FullAdderを対象としたASDDLの評価結果は, 1.8μmプロセス, 1.8V動作時の遅延がCMOSの55%であった.また, 16ビット乗算器を設計し性能の初期評価を行なった.遅延は2.15nsであり, CMOS乗算器の66%となった.
- 社団法人電子情報通信学会の論文
- 2000-11-23
著者
-
瀧 和男
神戸大学工学部情報知能工学科
-
北村 清志
エイ・アイ・エル株式会社
-
尾形 俊郎
神戸大学大学院自然科学研究科
-
八木 幹雄
神戸大学工学部
-
八木 幹雄
神戸大学大学院自然科学研究科
-
池見 憲一
神戸大学大学院自然科学研究科
-
八木 幹夫
神戸大学:松下電器産業株式会社
-
滝 和男
神戸大学工学部情報知能工学科
-
瀧 和男
神戸大学工学部
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