マイクロプロセッサにおける基板ノイズの評価と解析(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
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概要
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SoCをターゲットとした電源・基板雑音の統合解析手法について、90nm CMOS技術によるマイクロプロセッサ・チップに適用し、オンチップ雑音モニタによる測定データと比較検証した。テストチップには、プロセッサコア内部に12箇所の電源雑音・グラウンド雑音観測点を設け、さらにプロセッサコアの周辺に120箇所の観測点を有する基板雑音評価エリアを配置し、電源・基板雑音の時間波形及び空間分布の実験評価を実現した。電源雑音および基板雑音の定量的なシミュレーションにおいて、デジタル回路における雑音発生のモデリングに加え、オンチップの雑音伝搬経路であるシリコン基板、およびオフチップのパッケージやボードを含む電源供給系の寄生インピーダンスを考慮することが重要であることを実証した。
- 2009-09-24
著者
-
坂東 要志
神戸大学工学部情報知能工学科
-
小坂 大輔
(株)エイアールテック
-
横溝 剛一
(株)半導体理工学研究センター
-
坪井 邦彦
(株)半導体理工学研究センター
-
SHIUN LI
Apache Design Solutions, Inc.
-
LIN Shen
Apache Design Solutions, Inc.
-
永田 真
神戸大学工学部情報知能工学科
-
Shiun Li
Apache Design Solutions Inc.
-
永田 真
神戸大学工学部
-
永田 真
神戸大学工学部情報知能工学科:(株)エイアールテック
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