半導体ドレイン層及び狭チャネルメサ幅による縦型InGaAsチャネルMISFETの高電圧利得化(FET,界面・結晶評価,結晶成長,評価及びデバイス(化合物,Si,SiGe,電子・光材料))
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概要
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我々はヘテロ接合電子ランチャと真性半導体チャネルを有する縦型MISFETの研究を行っている。この構造により7 MA/cm^2の高電流密度を観測したことを報告しているが、出力コンダクタンスが大きく電圧利得は0.3に満たなかった。今回、出力コンダクタンスを低減するためゲート電極がチャネル全体を覆うよう半導体ドレイン層を設け、同時に23nmの狭チャネルメサを実現した結果に関して報告する。出力コンダクタンスの最大値は2.6S/mmから0.33S/mmに低減され、これにより最大電圧利得は0.3から5.7に向上した。最小サブスレッショルドスロープは650mV/decから134mV/decに改善した。
- 2012-05-10
著者
-
池田 俊介
東京工業大学
-
宮本 恭幸
東京工業大学
-
池田 俊介
東京工業大学理工学研究科電子物理工学専攻
-
藤松 基彦
東京工業大学理工学研究科電子物理工学専攻
-
池田 俊介
東京工業大学大学院理工学研究科
-
平井 準
東京工業大学大学院理工学研究科
-
柏野 壮志
東京工業大学大学院理工学研究科
-
藤松 基彦
東京工業大学大学院理工学研究科
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