スピン論理集積回路における基本ゲートの高信頼化技術(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)

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概要

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• 磁壁移動型スピン素子を用いた不揮発性論理ゲートにおいてゲート内でスピン素子を冗長化させることで、1スピン素子に起こるエラー率をP(<<1)とした場合の論理ゲートのエラー率を〜2・Pから〜6・P^2に低減した。また、冗長化による以下のオーバーヘッド、(1)面積の増加、(2)実効的な読み出し抵抗の低下、(3)素子数増加による書き込み時の消費電力の増大、に関して検討した。

• 一般社団法人電子情報通信学会の論文
• 2013-04-04

著者

• 深見 俊輔

  NECデバイスプラットフォーム研究所

• 鈴木 哲広

  NECデバイスプラットフォーム研究所

• 笠井 直記

  NECエレクトロンデバイス先端デバイス開発本部

• 笠井 直記

  日本電気(株)

• 徳留 圭一

  日本電気株式会社 システムデバイス研究所

• 崎村 昇

  日本電気株式会社

• 杉林 直彦

  日本電気株式会社

• 根橋 竜介

  日本電気株式会社

• 本庄 弘明

  日本電気株式会社

• 羽生 貴弘

  東北大学

• 森岡 あゆ香

  日本電気(株)システムデバイス研究所

• 大野 英男

  東北大 電気通信研 ナノ・スピン実験施設

• 遠藤 哲郎

  東北大学

• 大野 英男

  東北大学省エネルギー・スピントロニクス集積化システムセンター

• 辻 幸秀

  日本電気株式会社

• 深見 俊輔

  東北大学

• 三浦 貞彦

  日本電気株式会社

• 笠井 直記

  東北大学

• 大野 英男

  東北大学

• 鈴木 哲広

  ルネサスエレクトロニクス

• 木下 啓藏

  東北大学

• 本庄 弘明

  日本電気株式会社グリーンプラットフォーム研究所

• 森岡 あゆ香

  日本電気株式会社

• 徳留 圭一

  日本電気株式会社

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