低誘電率SiOF膜の0.35μmCMOSへの適用

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概要

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配線負荷を考慮したゲート遅延式による計算で、低誘電率膜はLSI中のローカル、グローバルの両配線領域で遅延時間改善に効果があり、グローバルでのみ有効な低抵抗材料より有効であることを示した。開発中の低誘電率SiOF膜を0.35umCMOSに適応し、デバイスパラメータへの影響、及、負荷付2NANDで13%に遅延時間改善の実測データを得た。Si3N4保護膜を付けた場合、現在のSiOF膜では初期特性ですでにgmが低下することを示した。配線の隣接容量増大により0.35nm世代では、0.5um世代よりスピードが低下し、消費電力も増大してしまうことを示し、低誘電率SiOF膜の0.35umCMOSでの必要性を明確にした。
社団法人電子情報通信学会の論文
1994-12-16

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