リセスゲート構造 GaAsFET を用いた衝突イオン化率の測定
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概要
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FETを用いて衝突イオン化率を実験的に見積もる方法において、重要なパラメータとなる高電界領域の実効長L_<eff>について検討した。高電界領域長をゲート長の関数として考慮する従来方法を用いて衝突イオン化率を求めると、同一ウェハ上でもFETのデバイスサイズにより衝突イオン化率の値は一致しない。そこでゲート長以外に高電界領域を決定する要因として考えられるリセス幅と衝突イオン化率の関係について検討した。さらに、表面準位を考慮した2次元デバイスシミュレーションを行い高電界領域の広がりを調べた。その結果、リセスゲート構造FETを用いて衝突イオン化率を求める際に重要なパラメータである高電界領域は、リセス領域全体に広がっているとする新しいモデルを提案した。本モデルを用いることにより、ゲート長やリセス幅が異なるFET間でも衝突イオン化率は同じ値を示すことがわかった。
- 社団法人電子情報通信学会の論文
- 1995-11-24
著者
-
葛原 正明
福井大学大学院工学研究科
-
葛原 正明
NEC 関西エレクトロニクス研究所
-
堀 恭子
Nec関西エレクトロニクス研究所
-
葛原 正明
Nec 関西エレクトロニクス研
-
堀 恭子
NEC 関西エレクトロニクス研究所
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