0.3Vマッチ線センスアンプを用いた65nm CMOS 250MHz動作18Mb TCAM(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
スポンサーリンク
概要
- 論文の詳細を見る
0.3Vマッチ線センスアンプ方式を用いた18Mbit TCAMを65nmバルクCMOSで設計、試作した。ダイサイズは99.06mm2。提案したLV-MAはマッチ線のダイナミック電力を従来の約33%まで削減しつつ、マッチ線センス動作を42%高速化した。18Mbの試作チップはコア電圧1.OVにおいて250MHz動作を達成しており、その時の消費電力は10.2Wである。これにより先行技術に比べて63%の電力削減を達成した。この技術がネットワークシステム全体の低消費電力化に大きく貢献するものと確信する。
- 一般社団法人電子情報通信学会の論文
- 2013-04-04
著者
-
野田 英行
ルネサスエレクトロニクス株式会社技術開発本部システムコア開発統括部
-
新居 浩二
ルネサステクノロジ
-
新居 浩二
ルネサスエレクトロニクス
-
矢野 祐二
ルネサスエレクトロニクス株式会社
-
河合 浩行
ルネサスエレクトロニクス
-
渡邊 直也
ルネサスエレクトロニクス株式会社
-
林 勇
ルネサスエレクトロニクス株式会社
-
天野 照彦
ルネサスエレクトロニクス株式会社
-
黒田 泰人
ルネサスエレクトロニクス株式会社
-
白田 真也
ルネサスエレクトロニクス株式会社
-
堂阪 勝己
ルネサスエレクトロニクス株式会社
-
野田 英行
ルネサスエレクトロニクス株式会社
関連論文
- ディープサブミクロン世代におけるSRAMのロバスト設計(プロセス・デバイス・回路シミュレーション及び一般)
- フィールドシールドアイソレーション技術を用いた0.35μm大規模SOIゲートアレー
- カラム線制御回路を用いた0.56V動作128-kb 10T小面積SRAM(メモリ技術)
- 同時R/W課題への耐性を有する階層型レプリカビット線技術を用いた45nm2ポート8T-SRAM(メモリ,VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 同時R/W課題への耐性を有する階層型レプリカビット線技術を用いた45nm2ポート8T-SRAM(メモリ, VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- プロセスばらつきや温度耐性を向上した45nm SoC向け混載SRAM(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 65nm SoC向け混載SRAMでの動作マージン改善回路(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 超高集積を実現した65nmテクノロジのSoC向けデュアルポートSRAMの開発(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 65nm SoC向け混載SRAMでの動作マージン改善回路
- 超高集積を実現した65nmテクノロジのSoC向けデュアルポートSRAMの開発
- 局所的な閾値電圧ばらつきに対するSRAM安定動作解析手法(新メモリ技術とシステムLSI)
- 高集積・低電力を実現した90nmテクノロジのSoC向けデュアルポートSRAMの開発(VLSI一般 : ISSCC2004特集)
- 高速・低消費電力化に適したサブ100nm世代における各種SRAMセルのレイアウト比較(回路技術(一般,超高速・低電力・高機能を目指した新アーキテクチャ))
- 高速・低消費電力化に適したサブ100nm世代における各種SRAMセルのレイアウト比較
- タイミング自己調整回路を用いた低消費電力デュアルポートSRAMの開発
- 90nmテクノロジにおける携帯機器向け低消費電力LSIに搭載するSRAMのゲートリーク低減方法(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
- ボディ電位制御技術を用いた低電圧・高速動作ABC-SOI SRAM
- ボディ電位制御技術を用いた低電圧・高速動作ABC-SOI SRAM(IEDM特集:先端CMOSデバイス・プロセス技術)
- 65nm SoC向け混載SRAMでの動作マージン改善回路(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- ゲートリークの救世主、それはHigh-k!(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- ゲートリークの救世主、それはHigh-k!(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- 積分画像をベースとしたU-SURFアルゴリズムの超並列プロセッサへの並列実装手法(画像認識,コンピュータビジョン)
- 負バイアス回路で動作マージンを改善したクロスポイント8T-SRAM(低電力SRAM/DRAM,メモリ(DRAM, SRAM,フラッシュ,新規メモリ)技術)
- 超高集積を実現した65nmテクノロジのSoC向けデュアルポートSRAMの開発(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 回路およびデバイス工夫による極低電圧動作SRAMの実現 : 非対称MOSFETおよびフォワードボディーバイアス技術を用いた0.5V 100MHz PD-SOI SRAMの開発(低電力SRAM/DRAM,メモリ(DRAM, SRAM,フラッシュ,新規メモリ)技術)
- プロセスばらつきや温度耐性を向上した45nm SoC向け混載SRAM(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 90nmテクノロジにおける携帯機器向け低消費電力LSIに搭載するSRAMのゲートリーク低減方法(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
- Dynamic Voltage & Frequency scaling : ディープサブ100-nmを救えるか!(電源制御,パワーゲーティング,VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- Dynamic Voltage & Frequency Scaling : ディープサブ100-nmを救えるか!(電源制御,パワーゲーティング, VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- Virtual Socket Architectureを用いたEmbedded DRAMの設計手法
- Virtual Socket Architectureを用いたEmbedded DRAMの設計手法
- Virtual Socket Architectureを用いたEmbedded DRAMの設計手法
- 0.8Vアレイ動作による,低消費・ワイドレンジDRAM
- ボディーコントロール回路を用いた低電圧/低消費電力SOI-DRAM
- 3次元配線容量シミュレーションに基づいたサブ100mm世代eSRAMのスケーリングの検討(プロセス・デバイス・回路シミュレーション及び一般)
- 基板バイアス自動制御MT-CMOS回路技術を用いたLSIの低消費電力化
- モデルベース開発とPILS(Processor In Loop Simulation)を活用した組込み向け超並列プロセッサのソフトウェア開発
- 細粒度アシストバイアス制御によるR/W動作マージン改善を図ったディペンダブルな低電圧SRAM (集積回路)
- 細粒度アシストバイアス制御によるR/W動作マージン改善を図ったディペンダブルな低電圧SRAM (シリコン材料・デバイス)
- 省電力化を実現するスライス化ルータアーキテクチャ(Green IT(1))
- 動的基板制御による非対称SRAM(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 8T DP-SRAMセルのライトディスターブ特性を改善するビット線イコライズ回路を備えた28nm DP-SRAM(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 細粒度アシストバイアス制御によるR/W動作マージン改善を図ったディペンダブルな低電圧SRAM(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 動的基板制御による非対称SRAM(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 8T DP-SRAMセルのライトディスターブ特性を改善するビット線イコライズ回路を備えた28nm DP-SRAM(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 細粒度アシストバイアス制御によるR/W動作マージン改善を図ったディペンダブルな低電圧SRAM(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 招待講演 8T DP-SRAMのWrite-/Read-Disturb問題とその対策回路 (集積回路)
- 動的基板制御による非対称SRAM
- 細粒度アシストバイアス制御によるR/W動作マージン改善を図ったディペンダブルな低電圧SRAM
- 動的基板制御による非対称SRAM
- 細粒度アシストバイアス制御によるR/W動作マージン改善を図ったディペンダブルな低電圧SRAM
- C-12-2 オンチップ電源ノイズ離散化手法とRF直接電力注入によるSRAMのイミュニティ評価への応用(C-12.集積回路,一般セッション)
- オンチップ診断機構とDPIを用いたSRAMコアのイミュニティ評価(高速デジタルLSI回路技術,デザインガイア2011-VLSI設計の新しい大地-)
- オンチップ診断機構とDPIを用いたSRAMコアのイミュニティ評価(高速デジタルLSI回路技術,デザインガイア2011-VLSI設計の新しい大地-)
- オンチップ診断機構とDPIを用いたSRAMコアのイミュニティ評価
- オンチップ診断機構とDPIを用いたSRAMコアのイミュニティ評価
- トラヒック流量およびバッファ使用率にもとづく省電力パケットバッファの電力性能評価(ワイヤレスインターネット,マルチホップネットワーク,メッシュネットワーク,ネットワーク符号化,クロスレイヤ技術,無線通信及び一般)
- 8T DP-SRAMのWrite-/Read-Disturb問題とその対策回路(招待講演,メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- SRAMとオンチップメモリBISTを用いたチップ固有ID生成回路(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- 細粒度トラヒック予測を用いたトラヒック追従型省電力ルータにおけるレイテンシ削減(ネットワーク品質,ネットワーク管理・計測,ネットワーク仮想化,一般)
- SRAMのランダムアドレスエラーを用いたPUFの安定化向上手法
- 250Msps, 0.5W FIBに適した大容量eDRAMベースサーチエンジンの開発
- 二次元スライス化パケットバッファにおける電力オーバーヘッドを最小化するスライス化パラメータ(仮想化・運用1)
- 8.5 複製防止デバイスPUF : メモリPUF(第8章:セキュリティ,ディペンダブルVLSIシステム)
- 4.5 細粒度アシストバイアス制御SRAM(第4章:素子特性ばらつき,ディペンダブルVLSIシステム)
- 0.3Vマッチ線センスアンプを用いた65nm CMOS 250MHz動作18Mb TCAM(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- スマート社会におけるメモリソリューションの今後の展望 : 新不揮発メモリはSRAM/DRAM/フラッシュを置き換える?(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- C-12-9 SRAMのAC電源変動に対する不良応答と素子ばらつきの影響(C-12.集積回路)
- デジタル電流比較器制御によるSRAM待機電力の削減(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- LTE対応コミュニケーションプロセッサR-Mobile U2における電力制御技術 : "Power saver"によるクロック制御手法(低電圧/低消費電力技術,新デバイス・回路とその応用)
- LTE対応コミュニケーションプロセッサR-Mobile U2における電力制御技術 : "Power saver"によるクロック制御手法(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 低コスト・マルチVt非対称Halo MOSによるVmin改善とスタンバイリーク低減を実現した45nm 6T-SRAM(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 低コスト・マルチVt非対称Halo MOSによるVmin改善とスタンバイリーク低減を実現した45nm 6T-SRAM(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 28nm HKMGテクノロジにおけるEM耐性を強化した1.8V I/O NMOS電源スイッチによる123μWスタンバイ電力技術(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 0.72ns高速読出しと50%電力削減を実現する2Tペアビットセル・カラムソース線バイアス制御方式の28nmマスクROM(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 0.72ns高速読出しと50%電力削減を実現する2Tペアビットセル・カラムソース線バイアス制御方式の28nmマスクROM(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 28nm HKMGテクノロジにおけるEM耐性を強化した1.8V I/O NMOS電源スイッチによる123μWスタンバイ電力技術(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 省電力ルータのための高度なメモリコントローラ
- 帯域保証型大容量バッファ制御
- 動作環境の動的変動を考慮した動作マージン拡大機能を有する自律制御キャッシュ(ポスターセッション,学生・若手研究会)
- 8T DP-SRAM の Write-/Read-Disturb 問題とその対策回路
- SRAMとオンチップメモリ BIST を用いたチップ固有ID生成回路