Fine-grained power gating based on the controlling value of logic gates (VLSI設計技術)
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概要
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Leakage power dissipation of logic gates has become an increasingly important problem. A novel fine-grained power gating approach based on the controlling value of logic gates is proposed for leakage power reduction. In the method, sleep signals of the power-gated blocks are extracted based on the probability of the controlling value of logic gates without any extra control logic. A basic algorithm and a probability-based heuristic algorithm have been developed to implement this method. The steady maximum delay constraint has also been introduced to handle the delay overhead. Experiments on the ISCAS'85 benchmarks show the effectiveness of our algorithms and the effect on the extra delay.
- 社団法人電子情報通信学会の論文
- 2008-05-02
著者
-
Chen Lei
Graduate School Of Information Production And Systems Waseda University
-
堀山 貴史
京都大学大学院情報学研究科
-
堀山 貴史
埼玉大学情報システム工学科
-
KIMURA Shinji
Graduate School of Information Science, Nara Institute of Science and Technology
-
Kimura Shinji
Graduate School Of Information Production And Systems Waseda University
-
堀山 貴史
埼玉大学
-
NAKAMURA Yuichi
NEC Corporation
-
HORIYAMA Takashi
Saitama University
-
Horiyama Takashi
Graduate School Of Informatics Kyoto University
-
Chen Lei
Graduate Institute Of Ferrous Technology Pohang University Of Science And Technology
-
Nakamura Yuichi
Nec Corp.
-
Kimura Shinji
Graduate School Of Engineering Nagoya University
-
KIMURA Shinji
Graduate School of Information, Production and Systems, Waseda University
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