A-3-13 学習回路インターフェースを持ち不特定話者に対応できる音声認識回路
スポンサーリンク
概要
- 論文の詳細を見る
- 社団法人電子情報通信学会の論文
- 2000-09-07
著者
-
堀山 貴史
京都大学大学院情報学研究科
-
堀山 貴史
埼玉大学情報システム工学科
-
堀山 貴史
奈良先端科学技術大学院大学
-
中村 一博
奈良先端科学技術大学院大学情報科学研究科
-
丸岡 新治
(株)日立製作所金融・流通システムグループ
-
木村 晋二
奈良先端科学技術大学院大学情報科学研究科
-
渡邉 勝正
奈良先端科学技術大学院大学
-
朱 強
(株)富士通研究所CAD研究部
-
朱 強
富士通研究所
-
丸岡 新治
日立製作所
関連論文
- DS-1-14 飛び道具を考慮した逆算法に基づく詰将棋列挙技術(DS-1. COMP-NHC学生シンポジウム,シンポジウムセッション)
- 逆算法に基づく詰将棋の列挙
- D-1-7 逆算法に基づく詰将棋の列挙(D-1. コンピュテーション)
- Automatic clock gating generation through power-optimal control signal selection (VLSI設計技術)
- D-1-5 Horn CNF とその二分決定グラフ表現間の変換の計算複雑さ
- Deduction and Abduction with Ordered Binary Decision Diagrams (Foundations of Computer Science)
- Ordered Binary Decision Diagrams Representing Knowledge-Bases (Models of Computation and Algorithms)
- 二分決定グラフ上での知識表現および正/ホーン関数の認識問題
- 複数の二分決定グラフを用いたNP完全な組合せ問題の解法
- 正4面体と他の正多面体との共通の辺展開図に関する研究
- BDDを用いた異なる内部変数を持つ論理回路の等価性判定
- 自動クロックゲーティング生成における電力最適化制御信号選択手法
- レジスタ転送レベル論理回路の設計検証のための回路縮小法について
- レジスタ転送レベル論理回路の設計検証のための回路縮小法について
- 秘密分散を用いた安全なVickreyオークション
- 再構成可能部を持つJavaプロセッサにおけるハードウェアJIT機構の検討
- 再構成可能部を持つJavaプロセッサにおけるハードウェアJIT機構の検討
- A-3-16 再構成可能部を持つJavaプロセッサにおける高速化方式およびハードウェアJIT方式の検討
- 論理関数の畳み込み機構を導入した省面積FPGAの実現と評価
- 8C45 ことばによる手話単語の記述と三次元表現
- 手指動作の日本語による記述と3次元表示用パラメータの抽出
- 手指動作の日本語による記述と3次元表示用パラメータの抽出
- 手話単語の日本語による記述とその応用について
- 手話単語の日本語による記述とその応用について
- 非線形方程式と整数解の探索に基づく高位合成向けビット長最適化(検証・理論, 組込技術とネットワークに関するワークショップ)
- 非線形方程式と整数解の探索に基づく高位合成向けビット長最適化
- 非線形方程式と整数解の探索に基づく高位合成向けビット長最適化(検証・理論, 組込技術とネットワークに関するワークショップ)
- 非線形方程式と整数解の探索に基づく高位合成向けビット長最適化
- トランスダクション法の並列化に関する研究
- トランスダクション法の並列化に関する研究
- C言語を用いた音声認識・学習LSIの設計と実現について
- C言語を用いた音声認識・学習LSIの設計と実現について
- C言語を用いた音声認識・学習LSIの設計と実現について
- A-3-13 学習回路インターフェースを持ち不特定話者に対応できる音声認識回路
- CAS2000-17 / VLD2000-26 / DSP2000-38 充足可能性判定手法に基づく有限状態機械の状態数え上げ
- CAS2000-17 / VLD2000-26 / DSP2000-38 充足可能性判定手法に基づく有限状態機械の状態数え上げ
- CAS2000-17 / VLD2000-26 / DSP2000-38 充足可能性判定手法に基づく有限状態機械の状態数え上げ
- 充足可能性判定手法に基づいたマルチクロックパス解析
- 充足可能性判定手法に基づいたマルチクロックパス解析
- 充足可能性判定手法に基づいたマルチクロックパス解析
- A-3-8 多段論理回路のための充足可能性判定手法とそれを用いたマルチクロックパス解析
- SA-2-7 教育用16ビットパイプラインプロセッサの設計とチップ試作
- マルチステージクロックゲーテイングにおけるクロック制御回路の共有について(低電力設計,デザインガイア2010-VLSI設計の新しい大地-)
- マルチステージクロックゲーティングにおけるクロック制御回路の共有について(低電力設計,デザインガイア2010-VLSI設計の新しい大地-)
- 1-D-5 最長路問題と最大経路差問題 : その解法とJR大都市近郊区間大回りへの応用(離散・組合せ最適化(2))
- 動的命令変更機構を持つ組み込み向けJavaプロセッサの設計と評価
- 動的命令変更機構を持つ組み込み向けJavaプロセッサの設計と評価
- New Graph Calculi for Planar Non-3-Colorable Graphs
- オンライン問題の競合比解析の自動化について
- 順序回路の待ち状態に起因するフォールスパスの解析手法
- 順序回路の待ち状態に起因するフォールスパスの解析手法
- 順序回路の待ち状態に起因するフォールスパスの解析とそれを用いたタイミング検証
- オンライン問題の競合比解析の自動化について (計算機科学基礎理論の新展開)
- 平面グラフにおけるHajos Calculusの複雑さについて
- 二段組合せ回路の最大動作率について(計算理論とアルゴリズムの新展開)
- 入札額の範囲が制限された正直なオークション
- 入札額の範囲が制限された正直なオークション
- Hajos Calculus on Planar Graphs (Theoretical Computer Science and its Applications)
- 論理式の解密度の濃縮
- 守備特訓に喘ぐ外野手のための捕球経路問題 (計算機科学基礎理論の新展開)
- 上位からの時差入力下での最適並列加算器
- 除算を表現する二分決定グラフの指数下界
- SA-2-6 再構成可能部を持つJavaプロセッサ
- 抽象解釈手法に基づく変数の相互関係解析とそのデータパス最適化への応用(システム設計及び一般)
- 抽象解釈手法に基づく変数の相互関係解析とそのデータパス最適化への応用(システム設計および一般)
- 論理関数の畳み込み機構を導入した省面積FPGAの実現と評価
- 論理関数の畳み込み機構を導入した省面積FPGAの実現と評価(FPGAとその応用及び一般)
- A-3-25 論理関数の重ね合わせに基づく加減算向きLUT
- A-3-4 リング発振器を用いたオンチップ高速シリアル通信方式
- A-3-11 冗長2進CORDIC演算器を有する16ビットパイプラインプロセッサ
- Fine-Grained Power Gating Based on the Controlling Value of Logic Elements
- Fine-grained power gating based on the controlling value of logic gates (VLSI設計技術)
- Fine-grained power gating based on the controlling value of logic gates (システムLSI設計技術)
- ハードウェア/ソフトウェア協調設計システム
- ハードウェア/ソフトウェア協調設計システム
- Web 上で利用可能な手話単語アニメーションシステムの検討
- 変数のビット長の最適化に基づくCプログラムからのハードウェアの生成
- 変数のビット長の最適化に基づくCプログラムからのハードウェアの生成
- 肢体不自由者の為の入力操作支援システムに関する研究
- オブジェクト指向プログラミングにおける平文形式の仕様の生成について
- Bit Length Optimization of Fractional Part on Floating to Fixed Point Conversion for High-Level Synthesis(Logic and High Synthesis)(VLSI Design and CAD Algorithms)
- Look Up Table Compaction Based on Folding of Logic Functions(Special Section on VLSI Design and CAD Algorithms)
- 定義域限定に基づく論理関数分割を用いた並列論理検証
- 分散記憶型並列計算機に対する並列二分決定グラフ構成アルゴリズム
- Bit-Length Optimization Method for High-Level Synthesis Based on Non-linear Programming Technique(System Level Design,VLSI Design and CAD Algorithms)
- DS-1-7 いかなる辺展開でも正多面体は重ならない(DS-1.COMP学生シンポジウム,シンポジウムセッション)
- いかなる辺展開でも正多面体は重なりを持たない (計算機科学とアルゴリズムの数理的基礎とその応用)
- 正4面体と正6面体との共通の展開図の構成に関する研究
- 正多面体の展開図における最小/最大の直径、幅および包囲長方形について
- 汎用コプロセッサのDMAを用いたハードウェア/ソフトウェア協調動作法およびそのハードウェア部の最適化法について
- いかなる辺展開でも正多面体は重なりを持たない
- 正多面体の展開図における最小/最大の直径、幅および包囲長方形について
- 任意の凸多面体は重なりのない展開図に展開できるだろうか?
- 2-K-10 p6タイリング可能なポリアモンドの生成(ワークショップ「娯楽のOR-エンターテイメントの数理」)
- On the base-line location problem for the maximum weight region decomposable into base-monotone shapes (New Trends in Algorithms and Theory of Computation)
- アスペクト比を固定した最小の周囲長方形について (アルゴリズムと計算理論の新展開)
- 多面体の非同型な展開図の個数について
- 基単調図形に分割可能な最大重み領域を得る基線の配置問題
- トロミノ詰込問題の計算複雑さについて
- pmg タイリング可能なポリオミノの列挙