レジスタ転送レベル論理回路の設計検証のための回路縮小法について

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概要

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本稿では、レジスタ転送レベルのハードウェア記述を縮小して設計検証に用いる手法を提案する。大規模な回路の形式的な検証は膨大な計算時間や領域を必要とするので、現状では人手で回路を縮小して検証する手法がとられている。しかし、人手による縮小過程には誤りが含まれている可能性があるので完全に正しいとはいえない。本稿で提案する縮小法は、元の回路からレジスタ代入関係を抽出して縮小回路を自動的に生成する方法である。この縮小法は、縮小した回路の検証結果が元の回路の検証結果と等価であることが証明できるので、大規模な論理回路のレジスタ代入関係に基づく形式的な検証が可能となる。またこの手法を、パイプラインプロセッサに適用して、データ依存に関する検証例を示す。
社団法人電子情報通信学会の論文
1997-03-06

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