マルチクロック演算を考慮した論理回路のタイミング解析
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概要
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順序回路のクロック周期は、組合せ回路部分の最大遅延により決められている。本論文では、組合せ回路部分の最大遅延をより正確に評価するために、制御回路部の有限オートマトンの待ち状態によるフォールスパスの解析法を提案する。このフォールスパスは、実際に活性化されるので、これまでの通常の組合せ論理回路のタイミング解析法では発見できないが、設計検証で広く用いられているシンボリック実行手法を応用することで解析が行なえる。本稿で提案する手法により、マルチクロック演算を待ち状態で対処している回路のタイミング解析をより正確に行なうことができるようになる。
- 社団法人電子情報通信学会の論文
- 1996-07-26
著者
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