順序回路の待ち状態に起因するフォールスパスの解析手法
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概要
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組合せ回路部の正確な遅延解析は, 順序回路の性能を評価する上で非常に重要な問題である.本稿では, 制御回路部の待ち状態によりフォールスとなる最大遅延パスの定式化およびその検出法を提案する.制御回路部に待ち状態がある場合, 待ち状態によってガードされたレジスタ間の経路は, 活性化されても1クロックで実行する必要はない.この待ち状態によるフォールスパスは, レジスタの値の更新周期を求めて, 各レジスタ間の経路で費せるクロック数を解析することにより検出できる.検出手法を実装しISCASベンチマーク回路に適用したところ, 30の順序回路の内15個の回路で待ち状態によるフォールスパスが検出された.
- 社団法人電子情報通信学会の論文
- 1998-03-06
著者
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