テスト容易化合成情報に基づく順序回路テスト生成の高速化(テスト生成, VLSI 設計とテスト及び一般)

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概要

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本稿では, 与えられたFSMに対してテストが容易な順序回路を論理合成するテスト容易化合成法と, テスト容易化合成の際に得られる情報を利用した高速な順序回路テスト生成アルゴリズムを提案する.具体的には, 与えられたFSMの状態遷移関数を完全記述化し, FSMより抽出した状態初期化系列を用いて状態初期化できることを保証することにより, テスト生成における状態初期化処理を高速化する手法を提案する.さらに, FSMを既約化し, 状態区別系列の存在を保証することにより, 故障伝搬処理を高速化する手法を提案する.また, 提案する順序回路テスト生成アルゴリズムは, 回路中に存在する全ての故障に対して検出可能か冗長かの判定を完全に行うことができる.実験結果より, 短いテスト生成時間で完全故障検出効率が達成できることを示す.
社団法人電子情報通信学会の論文
2005-02-11

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