消費電力を考慮した連続可検査性に基づくシステムオンチップの面積オーバヘッドとテスト実行時間の相互最適化(VLSI設計とテスト)
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概要
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本論文では,スキャン設計されたコア,非スキャン設計されたコア,IEEE P1500 に準拠したコアおよび組み込み自己テスト可能なコアを含むSOCを対象とし,面積オーバヘッドとテスト実行時間に対して相互最適化された連続可検査なSOCを消費電力制約下で実現するテスト容易化設計法を提案する.提案手法では,面積オーバヘッドとテスト実行時間に対する重要度が与えられ,その与えられた重要度に適したTAMとテストスケジュールをヒューリスティックアルゴリズムを用いることにより短い計算時間で生成する.また,連続テストアクセスを可能とするためにテストバスに加えて,既存のインターコネクト,コアの連続透明性を用いることで低面積オーバヘッドでTAMを実現可能である.評価実験では,代表的なテストアクセス方式であるテストバス方式を用いた手法およびコアの連続透明性を用いた従来法と比較することで提案手法の有効性を示す.
- 一般社団法人電子情報通信学会の論文
- 2004-02-13
著者
-
藤原 秀雄
奈良先端科学技術大学院大学 情報科学研究科
-
米田 友和
奈良先端科学技術大学院大学 情報科学研究科:科学技術振興機構crest
-
高桑 寿一
奈良先端科学技術大学院大学情報科学研究科
-
米田 友和
奈良先端科学技術大学院大学 情報科学研究科
-
米田 友和
奈良先端科学技大学院大学
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