階層BIST : 低いオーバヘッドを実現するTest-per-clock方式BIST(フォールトトレランス)
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概要
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レジスタ転送レベル(RTL)回路に対する階層組込み自己テスト(BIST)のためのテスト容易化設計法を提案する.階層BISTとは, RTL回路に対するBISTをRTLとゲートレベルの二つの階層で行うBISTを総称する概念である.RTLにおいては,テスト対象モジュールに対して,テストパターン発生器で発生したパターンを印加し,応答解析器で観測するための経路を生成する.ゲートレベルでは,テスト対象モジュールに対して故障シミュレーションによる故障検出率の評価を行う.階層BISTに基づく手法の利点は,高い故障検出率,小さいハードウェアオーバヘッドを達成できることである.本論文では,階層BISTのための可検査性として新たに時分割単一制御可検査性を提案し,テスト実行時間とハードウェアオーバヘッドの削減を行い,実験により提案手法の有効性を示す.
- 一般社団法人電子情報通信学会の論文
- 2003-07-01
著者
-
藤原 秀雄
奈良先端科学技術大学院大学 情報科学研究科
-
山口 賢一
奈良先端科学技術大学院大学情報科学研究科;(現)奈良工業高等専門学校情報工学科
-
井上 美智子
奈良先端科学技術大学院大学
-
井上 美智子
奈良先端科学技術大学院大学 情報科学研究科:科学技術振興機構crest
-
山口 賢一
奈良先端科学技術大学院大学情報科学研究科
-
井上 美智子
奈良先端科学技大学院大学
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