非同期式論理回路の遷移因果律について

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近年のデバイス技術の進歩により、実験室レベルでは遅延時間が数ピコ秒のスイッチング素子が開発されている。このような素子を用いて同期式プロセッサを設計しようとすると、素子遅延に比べて配線遅延が相対的に大きくなり支配的となるため、プロセッサの基本性能を決定するクロック周波数はチップ寸法によってその最大値が制限されるようになる。このため現在行なわれているような同期式設計では、最適な論理設計を行なったとしても素子性能を十分に生かすことができなくなる。また、基本モードの成立を仮定するHuffmanモデルに基づいた、非同期式設計も高速化に適さない。ピコ秒素子の高速性を生かした設計をするためにはMullerの遅延モデルに基づくべきである。Mullerモデルでは"配線遅延は存在しない"としているが、配線遅延を素子の出力の遅延に含めたり、疑似素子を挿入することで配線遅延に対応することができる。本稿ではMullerモデルに基づいた2線2相式の非同期式プロセッサにおける組合せ回路(以下、組合せ回路)の入力・内部・出力の3ヶ所に着目した時にこれらが満たす因果関係の集合を遷移因果律と定義する。そしてこの遷移因果律の中で必要十分なものを明らかにすることによって、組合せ回路の高速化の可能性を示す。
社団法人情報処理学会の論文
1992-02-24

非同期式論理回路の遷移因果律について

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