非同期式パイプラインの動作解析
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概要
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デバイス技術の発達により、非常に高速な素子が実用化されつつある。このような素子を用いて論理回路を設計する場合、配線遅延が相対的に増加するため、従来の同期式ではクロック分配が困錐になると予測されている。そこで、クロック分配が必要ない非同期式論理回路が注目されている。非同期式論理回路は全体を同期させるクロックを用いずにデータの因果関係のみを用いた自律的な動作を行うため、素子の高速性を活かした回路構成が可能となる。本稿では、このような非同期式論理回路でパイプラインを実現したときにステージの処理速度変動が性能に与える影響とその影響を出来るだけ少なくするパイプライン構成について述べる。
- 社団法人情報処理学会の論文
- 1997-03-12
著者
-
上野 洋一郎
東京工業大学情報理工学研究科
-
小沢 基一
東京工業大学大学院情報理工学研究科
-
高村 明裕
東京工業大学大学院情報理工学研究科
-
南谷 崇
東京大学 先端科学技術研究センター
-
上野 洋一郎
東京大学 先端科学技術研究センター
-
小沢 基一
東京大学先端科学技術研究センター
-
高村 明裕
東京工業大学情報理工学研究科
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