bit単位の遅延変動を考慮した高性能低消費電力演算回路の設計(VLSIの設計/検証/テスト及び一般(デザインガイア))
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概要
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VLSIテクノロジの進歩に伴い、遅延変動が深刻となっている。2線2相非同期式回路はbit単位の遅延変動に強いが、1線式のものに比べて消費エネルギーが2倍以上になってしまう。ところが、演算回路領域では連続して入力されるデータの上位bitが殆んど遷移せず、演算結果に反映されない。本稿では2線2相非同期式回路の消費エネルギーを減らすための非遷移bit制御手法を提案する。シミュレーションにより得られた消費エネルギーと性能ペナルティを従来の2線2相非同期式回路と比較した結果、提案手法は2線2相非同期式回路の消費エネルギーと性能を大幅に改善したので報告する。
- 社団法人電子情報通信学会の論文
- 2005-11-23
著者
-
近藤 正章
東京大学先端科学技術研究センター
-
中村 宏
東京大学先端科学技術研究センター
-
南谷 崇
東京大学先端科学技術研究センター
-
南谷 崇
東京大学 先端科学技術研究センター
-
中村 宏
東京大学
-
今井 雅
東京大学先端科学技術研究センター
-
渡邊 孝一
東京大学先端科学技術研究センター
-
渡邊 孝一
千葉大学工学部
-
渡邊 孝一
東京大学大学院 情報理工学系研究科 現 : 慶應義塾大学大学院メディアデザイン研究科
-
今井 雅
東京大学駒場オープンラボラトリー
-
渡邊 孝一
慶應義塾大学
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