遅延変動特性を考慮したタイミング信号設計方式に関する検討(VLSIの設計/検証/テスト及び一般(デザインガイア))
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概要
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VLSI製造加工技術の進歩に伴い素子の微細化・システムの大規模化・低電源電圧化が進んでおり、様々な要因による遅延変動が速度性能に深刻な影響を与えている。VLSIを構成する素子の遅延変動特性はそれぞれの要因毎に大きく異なるが、従来の設計手法では変動特性の違いはほとんど考慮されてこなかった。一方、タイミング信号としてはクロック信号を用いる同期式設計方式の他、多ビットデータの安定を示す1ビットのタイミング信号を付加する束データ方式や、1ビット毎にタイミング情報を付加する2線2相式などの非同期式設計方式がある。本稿では、今後のテクノロジにおける遅延変動特性を考慮し、タイミング信号設計方式の得失利害の検討を行った結果を示す。
- 社団法人電子情報通信学会の論文
- 2005-11-23
著者
-
近藤 正章
東京大学先端科学技術研究センター
-
中村 宏
東京大学先端科学技術研究センター
-
南谷 崇
東京大学先端科学技術研究センター
-
南谷 崇
東京大学 先端科学技術研究センター
-
中村 宏
東京大学
-
今井 雅
東京大学先端科学技術研究センター
-
渡邊 孝一
東京大学先端科学技術研究センター
-
渡邊 孝一
千葉大学工学部
-
渡邊 孝一
東京大学大学院 情報理工学系研究科 現 : 慶應義塾大学大学院メディアデザイン研究科
-
今井 雅
東京大学駒場オープンラボラトリー
-
渡邊 孝一
慶應義塾大学
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