非同期式プロセッサ TITAC-2 のキャッシュ構成
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概要
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VLSI製造技術の進歩によりチップ面積は増加し、素子速度は高速になっている。同期式回路は配線遅延の増大により、素子遅延に見合った高速なクロックをチップ全体に分配することが困難になってきている。そこで我々はクロックを用いない非同期式回路で、高速かつ実用的なプロセッサTITAC-2の設計を行なった。高速なプロセッサを構成するにあたって高性能な命令キャッシュは必須である。本稿では非同期式プロセッサ TITAC-2に組み込まれた命令キャッシュの構成とその高速化手法の紹介をすると共に、ラインフェッチの方式、ラインサイズなどの設計要素が性能に与える影響について述べる。
- 社団法人情報処理学会の論文
- 1997-03-12
著者
-
上野 洋一郎
東京工業大学情報理工学研究科
-
南谷 崇
東京大学 先端科学技術研究センター
-
石川 誠
東京工業大学 工学部
-
桑子 雅史
東京工業大学 工学部
-
山崎 淳
東京工業大学 工学部
-
桑子 雅史
東京大学 先端科学技術研究センター
-
石川 誠
(株)日立製作所中央研究所
-
Ishikawa Makoto
Hitachi America Ltd. Mi Usa
-
Ishikawa Makoto
Automotive Products Laboratory Hitachi America. Ltd.:(present Office)central Research Laboratory Hit
-
上野 洋一郎
東京工業大学大学院情報理工学研究科
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