非期式乗算器の設計と試作

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概要

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非同期式回路のトランジスタレベルでの正しい実現及びその高速性を確認するため、フルカスタムレイアウトで非同期式乗算器を設計、試作した。本稿では、設計したチップの構成と動作概要について述べたのち、乗算回路を構成する全加算器、レジスタなどの各要素についてそのトランジスタレベルでの構成法を示す。また、同様の回路をゲートレベルで構成してシミュレーションにより得られた回路遅延を比較し、トランジスタレベルの設計を行うことで乗算回路全体の遅延が約75%になることを示す。
社団法人電子情報通信学会の論文
1996-04-25

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