レイアウトデータに基づく非同期式加算回路の性能比較
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概要
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素子技術の進歩により、スイッチング速度が1ピコ秒に迫る高速な素子が実現されつつある。従来の同期式回路では、配線遅延の相対的な増加によりこのような高速素子の性能を充分に活用できないことが指摘されている。その解決方法としてクロックを用いない非同期式回路が注目されている。最大遅延により性能が評価される同期式回路と異なり、事象の因果関係に基づいて動作する非同期式回路では平均遅延により性能が評価される。本稿では、加算回路に関して同期式回路で提案されている様々な演算方式を非同期式回路に適用し、レイアウトデータに基づいた遅延測定により非同期式加算回路としての性能比較を行った結果について述べる。
- 社団法人情報処理学会の論文
- 1997-03-12
著者
-
上野 洋一郎
東京工業大学情報理工学研究科
-
今井 雅
東京工業大学 情報理工学研究科
-
藤井 太郎
東京工業大学 情報理工学研究科
-
南谷 崇
東京大学 先端科学技術研究センター
-
上野 洋一郎
東京工業大学大学院情報理工学研究科
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