非同期式プロセッサ制御回路合成の一手法

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近年の素子技術はスイッチング遅延が1ピコ秒にせまる高速なデバイスを実現しつつある。しかし従来のプロセッサ回路はチップ全体へのクロック分配が必要であり、配線遅延が相対的に大きくなるためこうした素子を活用できるような高速のクロックを用いることができない[1]。素子の高速性を有効に活用する一つの方法は、プロセッサを非同期式に構成することである。非同期回路は、同期式回路の設計にあるような論理設計とチップ設計の相互依存性を排除でき、また、回路を拡張する場合のタイミング設計のやり直しも不要となり拡張性に富むといった利点を持つ。しかしながら、これまでのところ非同期式プロセッサの設計方法は充分には研究されていない。最近、非同期式プロセッサ設計手法として、プロセッサの各機能モジュールを他のモジュールと通信する独立したプロセスとして記述し、このプロセス記述からMullerのC素子を含むゲートレベルの制御回路を合成する手法が提案されている[3]。しかしこの方法には、生成される回路の自由度が大きすぎ合成やその最適化にコストがかかる、任意の関数が素子として実現できないとMullerモデルの遅延仮定の下では正しく動作しないなどの問題点がある。また合成ためのアルゴリズムが定式化されていない。本稿では、あらかじめ正しく動作することが保証されている基本回路を結合することで、非同期式プロセッサの各機能モジュール制御回路を簡単なアルゴリズムにより合成する一手法を述べる。
一般社団法人情報処理学会の論文
1991-02-25

非同期式プロセッサ制御回路合成の一手法

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